專利名稱：寫控制驅(qū)動器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種寫控制驅(qū)動器電路，更具體地說，涉及一種寫控制驅(qū)動器電路，它能夠通過獲取寫控制信號的較早啟動時間，將數(shù)據(jù)精確地寫入到即使是一高速可操作的芯片中。
如

圖1所示，傳統(tǒng)的寫控制驅(qū)動器電路包括一“與非”門11，用于接收一上周沿地址變換檢測信號ATDST和一下周沿地址變換檢測信號ATDSB；一反相器IN11，用于對“與非”門NAND11的輸出信號反相，并輸出一地址變換檢測信號ATDS；一“與非”門NAND12，用于接收一寫啟動信號WE和一片選信號CS；一反相器IN12，用于對“與非”門NAND12的輸出信號取反并輸出一寫驅(qū)動器信號WD；一“與非”門NAND13，用于接收一編碼信號WEZ，寫驅(qū)動器信號WD和地址變換檢測信號ATDS；和一反相器IN13，用于對“與非”門NAND13的輸出信號反相并輸出一反相寫控制信號WC。
這里，上周沿地址變換檢測信號ATDST是將上周沿的地址變換檢測信號相加而得到的一種信號，而下周沿地址變換檢測信號ATDSB是將下周沿的地址變換檢測信號相加而得到的一種信號。
另外，寫控制信號WC是用于控制從數(shù)據(jù)輸入緩沖器(未顯示)到一單元寫入數(shù)據(jù)的操作的信號，也就是說，寫控制信號WC是用于啟動一數(shù)據(jù)傳輸單元DT的。
現(xiàn)在說明傳統(tǒng)的寫控制驅(qū)動器電路的操作。
首先，如圖2所示，上周沿地址變換檢測信號ATDST和下周沿地址變換檢測信號ATDSB是根據(jù)一地址信號ADD生成的。上周沿地址變換檢測信號ATDST和下周沿地址變換檢測信號ATDSB經(jīng)“與非”門NAND11進行與非并經(jīng)反相器IN11反相，這樣輸出一地址變換檢測信號ATDST。通過在上周沿地址變換檢測信號ATDST和下周沿地址變換檢測信號ATDSB之間的加載差(Loading difference)，使地址變換檢測信號ATDS的脈沖寬度大于上周沿地址變換檢測信號ATDST或下周沿地址變換檢測信號ATDSB的脈沖寬度。
寫啟動信號WE和片選信號CS經(jīng)“與非”門NAND21進行與非并經(jīng)反相器IN21反相，輸出一寫驅(qū)動器信號WD。
寫驅(qū)動器信號WD，地址變換檢測信號ATDS和編碼信號WEZ經(jīng)“與非”門NAND13進行與非并經(jīng)反相器IN23反相，這樣輸出一寫控制信號WC。這里，編碼信號WEZ是寫啟動信號WE和一Z-解碼器(未顯示)的輸出信號經(jīng)一“與非”門(未顯示)與非得到的。
當寫控制信號WC轉(zhuǎn)變?yōu)橐桓唠娖?，?shù)據(jù)傳輸單元DT被啟動并由寫傳輸晶體管寫啟動信號CWE控制，來自數(shù)據(jù)輸入緩沖器(未顯示)束的輸入數(shù)據(jù)DATAIN被傳送到一個單元并被寫入其中，同時作為輸出數(shù)據(jù)DATA和DATAB。這里，寫傳輸晶體管寫啟動信號CWE是用于控制數(shù)據(jù)傳輸單元DT的一個傳輸晶體管(未顯示)的信號。
因此，在傳統(tǒng)的寫控制驅(qū)動器電路中，當?shù)刂纷儞Q檢測信號ATDS轉(zhuǎn)變?yōu)橐桓唠娖綍r，寫控制信號WC被觸發(fā)。由于地址變換檢測信號ATDS的脈沖寬度大于地址變換檢測信號ATDST和ATDSB的脈沖寬度，則寫控制信號WC相應(yīng)于啟動時間延遲了一預(yù)定時間。例如，假定地址變換檢測信號ATDST和ATDSB的脈沖寬度分別為4ns，上周沿地址變換檢測信號ATDST比下周沿地址變換檢測信號ATDSB延遲了2ns再被加載，地址變換檢測信號ATDS的脈沖寬度就變成6ns。
因此，在傳統(tǒng)的工藝中，不可能精確地將數(shù)據(jù)寫入到一高速操作的芯片的單元中去。
例如，在一個1M的SRAM中，假定一寫AC參數(shù)tAw為12ns，信號由地址變換檢測信號ATDS延遲6ns，由單元加載延遲5ns，由一寫AC參數(shù)余量延遲2ns。因此，總體延遲時間超過了寫AC參數(shù)tAw的范圍。
因此，本發(fā)明的目的之一是提供一寫控制驅(qū)動器電路，它能克服上述傳統(tǒng)工藝中碰到的問題。
本發(fā)明的另一目的是提供一改進的寫控制驅(qū)動器電路，它能通過獲取一較早的寫控制信號WC的啟動時間，將數(shù)據(jù)寫入到即使是一高速操作的芯片中。
為實現(xiàn)上述目的，根據(jù)本發(fā)明的第一實施例，提供了一種寫控制驅(qū)動器電路，它包括第一邏輯電路單元，用于輸出一地址變換檢測信號的第一脈沖信號，它是當施加一寫啟動信號時輸出的，地址變換檢測信號的第二脈沖信號，它生成于第一脈沖信號之后，和一延遲控制信號，當?shù)谝缓偷诙}沖信號輸入其中時第一脈沖信號被刪除；和第二邏輯電路單元，用于輸出一編碼信號，它是當延遲控制信號和編碼信號輸入時，通過將寫啟動信號、解碼器的輸出信號和一寫控制信號復(fù)合得到的。
為實現(xiàn)上述目的，根據(jù)本發(fā)明的第二實施例，提供了一寫控制驅(qū)動器電路，它包括一“與非”門，用于接收一上周沿地址變換檢測信號和一下周沿地址變換檢測信號；一反相器，用于對“與非”門的輸出信號反相；一“與非”門，用于接收一寫啟動信號和一片選信號；一第一延遲單元，用于延遲“與非”門的輸出信號；一“或非”門，用于接收“與非”的輸出信號和一第一延遲單元的輸出信號；一第二延遲單元，用于延遲“或非”門的輸出；一“或非”門，用于接收“與非”門的輸出信號和第二延遲單元的輸出信號；一反相器，用于對“或非”門的輸出信號取反；一“與非”門，用于接收反相器的輸出信號和一編碼信號；和一反相器，用于對“與非”門的輸出信號反相并輸出一寫控制信號。
通過下面的描述，本發(fā)明的其它優(yōu)點，目的和特征將會更加明顯。
通過下面的描述和附圖，將會對本發(fā)明有更為完整的理解，附圖僅作說明用，不是對本發(fā)明的限制，其中圖1是一電路圖，示出了一傳統(tǒng)的寫控制驅(qū)動器；圖2是圖1所示電路的信號的波形圖；圖3是一電路圖，示出了本發(fā)明的一寫控制驅(qū)動器電路；和圖4是圖3所示電路的信號的波形圖。
如圖3所示，本發(fā)明的寫控制驅(qū)動器電路包括一“與非”門NAND21，用于接收一上周沿地址變換檢測信號ATDST和一下周沿地址變換檢測信號ATDSB；一反相器IN21，用于對“與非”門NAND21的輸出信號反相；一“與非”門NAND22，用于接收一寫啟動信號WE和一片選信號CS；一第一延遲單元DE1，用于延遲“與非”門NAND22的輸出信號；一“或非”門NOR21，用于接收“與非”門NANDS22的輸出信號和第一延遲單元DE1的輸出信號；一第二延遲單元DE2，用于延遲“或非”門NOR21的輸出信號；一“或非”門NOR22，用于接收“與非”門NAND21的輸出信號和第二延遲單元DE2的輸出信號；/一反相器IN22，用于對“或非”門NOR22的輸出信號反相；一“與非”門NAND23，用于接收反相器IN22的輸出信號和編碼信號WEZ；和一反相器IN23，用于對“與非”門NAND23的輸出信號反相，這樣將寫控制信號WC輸出到數(shù)據(jù)傳輸單元DT。
這里，第一延遲單元DE1由奇數(shù)個串聯(lián)反相器組成，第二延遲單元DE2由偶數(shù)個串聯(lián)反相器組成。
下面參考附圖，說明本發(fā)明的寫控制驅(qū)動器電路的操作。
首先，如圖4所示，根據(jù)一地址信號ADD，上周沿地址變換檢測信號ATDST和下周沿地址變換檢測信號ATDSB經(jīng)“與非”門NAND21與非，并經(jīng)反相器IN21反相，輸出一地址變換檢測信號ATDS。
另外，寫啟動信號WE和片選信號CS經(jīng)“與非”門NAND22與非并經(jīng)第一延遲單元DE1延遲。之后，“與非”門NAND22的輸出信號和第一延遲單元DE1的輸出信號經(jīng)“或非”門NOR21或非并經(jīng)第二延遲單元DE2延遲，這樣輸出一脈沖刪除信號FATDD。這里，脈沖刪除信號FATDD(Forward ATD Disable Signal)用于刪除延遲地址變換檢測信號ATDS的前脈沖信號的脈沖信號，即寫控制信號的啟動時間。
脈沖刪除信號FATDD和地址變換檢測信號ATDS經(jīng)“或非”門NOR22“或非”并經(jīng)反相器IN22反相，這樣就輸出一延遲控制信號FATDS，其中地址變換檢測信號ATDS的一前脈沖被刪除。
這里，延遲控制信號FATDS是地址變換檢測信號ATDS與脈沖刪除信號FATDD的組合，即，延遲了寫控制信號WC的啟動時間。延遲控制信號FATDS和編碼信號WEZ經(jīng)“與非”門NAND23“與非”并經(jīng)反相器IN23反相，這樣將寫控制信號WC輸出到數(shù)據(jù)傳輸單元DT。
因此，當編碼信號WEZ沒有響應(yīng)于地址變換檢測信號ATDS的脈沖寬度一預(yù)定延遲時間而轉(zhuǎn)換為一高電平時，由于寫控制信號WC被觸發(fā)，當觸發(fā)開始時，數(shù)據(jù)傳輸單元TD被啟動，從數(shù)據(jù)輸入緩沖器(未顯示)來的輸入數(shù)據(jù)DATAIN被轉(zhuǎn)換成輸出數(shù)據(jù)DATA和DATAB，而輸出數(shù)據(jù)DATA和DATAB被傳送到單元并寫入其中。
如上所述，在本發(fā)明的寫控制驅(qū)動器電路中，延遲電路和“或非”門用于刪除延遲寫啟動時間的地址變換檢測信號的脈沖。因而才有可能沒有響應(yīng)于地址傳送檢測信號的脈沖寬度的延遲時間地完成數(shù)據(jù)傳輸和寫操作。因此，才可能精確地將數(shù)據(jù)傳送到一高速操作的芯片中。
盡管為了說明的需要，提出了本發(fā)明的優(yōu)選實施例，對那些精通本工藝的人來說，各種改進，增加或置換都是可能的，都不背離所述權(quán)利要求書中陳述的發(fā)明范疇和精神。
權(quán)利要求
1．一寫控制驅(qū)動器電路，包括第一邏輯電路單元，用于輸出地址變換檢測信號的第一脈沖信號，它是當施加一寫啟動信號時輸出的；地址變換檢測信號的第二脈沖信號，它是在第一脈沖信號之后生成的；和一延遲控制信號，當?shù)谝缓偷诙}沖信號輸入時，第一脈沖信號被刪除；和第二邏輯電路單元，用于輸出一編碼信號，該編碼信號是通過在延遲控制信號和編碼信號輸入時，組合寫啟動信號，解碼器的輸出信號和一寫控制信號得到的。
2．如權(quán)利要求1所述的電路，其中所述編碼信號是寫啟動信號和Z-解碼器的輸出信號經(jīng)一“與非”門“與非”得到的信號。
3．如權(quán)利要求1所述的電路，其中所述第一電路單元的構(gòu)造使得寫啟動信號和片選信號輸入到一第三邏輯電路單元，輸出一脈沖刪除信號，以刪除第一脈沖信號，該脈沖刪除信號和地址變換檢測信號輸入到一“或非”門，從一反相器輸出一從中刪除了第一脈沖信號的延遲控制信號。
4．如權(quán)利要求3所述的電路，其中所述第三邏輯電路單元包括一“與非”門，用于接收寫啟動信號和片選信號；和一“或非”門，用于接收“與非”門的輸出信號和通過第一延遲單元來自“與非”門的輸出信號，由此當“或非”門的輸出信號通過第二延遲單元輸入時輸出一用于刪除第一脈沖信號的脈沖刪除信號。
5．如權(quán)利要求4所述的電路，其中所述第一延遲單元和第二延遲單元都是由多個串聯(lián)反相器組成。
6．如權(quán)利要求5所述的電路，其中所述第一延遲單元包含奇數(shù)個反相器而所述第二延遲單元包含偶數(shù)個反相器。
7．如權(quán)利要求1所述的電路，其中一上周沿地址變換檢測信號和一下周沿地址變換檢測信號通過一“與非”門輸出，一地址變換檢測信號通過一“與非”門輸出，一地址變換檢測信號通過反相器輸出。
8．如權(quán)利要求7所述的電路，其中所述上周沿地址變換檢測信號和所述下周沿地址變換檢測信號分別是地址變換檢測信號在上周沿相加和地址變換檢測信號在下周沿相加形成的。
9．如權(quán)利要求1所述的電路，其中所述第二邏輯電路單元包括一“與非”門，用于接收編碼信號和延遲控制信號；和一反相器，用于對“與非”門的輸出信號取反。
10．如權(quán)利要求1所述的電路，其中所述寫控制信號被輸入到數(shù)據(jù)傳輸單元并啟動之。
11．如權(quán)利要求10所述的電路，其中所述數(shù)據(jù)傳輸單元由一寫控制信號啟動并由一傳輸晶體管寫啟動信號控制，因此從數(shù)據(jù)輸入緩沖器來的數(shù)據(jù)被傳送到一個單元并寫入其中。
12．一寫控制器電路，包括一“與非”門，用于接收一上周沿地址變換檢測信號和一下周沿地址變換檢測信號；一反相器，用于對“與非”門的輸出信號反相；一“與非”門，用于接收一寫啟動信號和一片選信號；一第一延遲單元，用于延遲“與非”門的輸出信號；一“或非”門，用于接收上述“與非”門的輸出信號和第一延遲單元的輸出；一第二延遲單元，用于延遲上述“或非”門的輸出；一“或非”門，用于接收“與非”門的輸出信號和第二延遲單元的輸出信號；一反相器，用于對“或非”門的輸出信號反相；一“與非”門，用于接收反相器的輸出信號和一編碼信號；和一反相器，用于對“與非”門的輸出信號反相并輸出一寫控制信號。
13．如權(quán)利要求12所述的電路，其中所述第一延遲單元包含奇數(shù)個串聯(lián)反相器。
14．如權(quán)利要求12所述的電路，其中所述第二延遲單元包含偶數(shù)個串聯(lián)反相器。
15．如權(quán)利要求12所述的電路，其中所述編碼信號是一寫啟動信號和一Z-解碼器的輸出信號經(jīng)“與非”得到的。
全文摘要
一寫控制驅(qū)動器電路通過獲取較早的一寫控制信號的啟動時間將數(shù)據(jù)精確地寫入一高速操作芯片,包括:第一邏輯電路單元,用于輸出地址變換檢測信號的第一脈沖信號,它是當施加一寫啟動信號時輸出的,地址變換檢測信號的第二脈沖信號,它是在第一脈沖信號之后生成的,和一延遲控制信號,當?shù)谝缓偷诙}沖信號輸入時,第一脈沖信號被刪除;和第二邏輯電路單元,用于輸出一編碼信號,它是當延遲控制信號和編碼信號輸入時通過組合寫啟動信號,解碼器的輸出信號和一寫控制信號得到的。
文檔編號G11C7/10GK1214514SQ9810060
公開日1999年4月21日 申請日期1998年2月9日 優(yōu)先權(quán)日1997年10月10日
發(fā)明者羅俊皥 申請人:Lg半導(dǎo)體株式會社