專利名稱：字線驅(qū)動(dòng)器電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及存儲(chǔ)器集成電路中的字線驅(qū)動(dòng)器，特別涉及用于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)電路的字線驅(qū)動(dòng)器電路，其改善的驅(qū)動(dòng)能力將字線驅(qū)動(dòng)至高于正電源電壓。
存儲(chǔ)器集成電路通常包括位于字線和位線交叉點(diǎn)上的大量的存儲(chǔ)單元。根據(jù)外部提供的存儲(chǔ)單元地址信息來(lái)選擇字線。與選定的字線耦連的位線負(fù)荷該選定的存儲(chǔ)單元的內(nèi)容。在DRAM中字線的選擇通常包括將較重的容性負(fù)載的負(fù)載的互連線從負(fù)電源電壓Vss的邏輯低電平驅(qū)動(dòng)到高于正電源電壓的邏輯高電壓電平。與每個(gè)字線耦連的所有存儲(chǔ)單元存取晶體管的柵電容是字線大容性負(fù)載的主要貢獻(xiàn)者。所以驅(qū)動(dòng)每個(gè)字線的電路必須能以所需速度把重負(fù)載線驅(qū)動(dòng)到所需的高電壓電平。


圖1表示一普通的現(xiàn)有的字線驅(qū)動(dòng)器電路。當(dāng)選擇字線時(shí)，在與門(與非門跟著個(gè)反相器)的輸入端的邏輯高地址輸入使結(jié)點(diǎn)N1確立為邏輯高(或電源)電壓Vcc。結(jié)點(diǎn)N3被反相器100拉到邏輯低(例如地)電平，關(guān)斷晶體管M3。晶體管M1因在其柵極端子的Vcc而導(dǎo)通，為結(jié)點(diǎn)N1和N2間提供一導(dǎo)電通道。這就允許字線驅(qū)動(dòng)器晶體管M2(結(jié)點(diǎn)N2)的柵極端子的電壓跟隨結(jié)點(diǎn)N1的電壓上升，但是僅上升至Vcc-Vt的電平，Vt是M1的閾值電壓。然后將時(shí)鐘信號(hào)φ1施加到字線驅(qū)動(dòng)器晶體管M2的漏極端子。當(dāng)信號(hào)φ1從地電平上升，向高于Vcc(如1.5×Vcc)改變時(shí)，結(jié)點(diǎn)N2的電平被晶體管M2的溝道電容自舉上升。所以，不管結(jié)點(diǎn)N2的雜散電容，結(jié)點(diǎn)N2的電壓可以上升至近似(Vcc-Vt)加上(1.5×Vcc)。于是晶體管M2被Vcc-Vt的柵源電壓偏置，使其具有一定的導(dǎo)通電平。
對(duì)于為低功率電源電壓(如3.3V)而設(shè)計(jì)的那些存儲(chǔ)器電路而言，晶體管閾值電壓(如0.8V)占工作電壓的很大的百分比。于是，閾值電壓損失的后果對(duì)工作在3.3V Vcc電平的WL驅(qū)動(dòng)器電路的驅(qū)動(dòng)能力比對(duì)工作在5.0V Vcc的相同電路的情況更為嚴(yán)重。為了以可比及的速度保持相同的驅(qū)動(dòng)能力，驅(qū)動(dòng)器晶體管M2的大小在低壓應(yīng)用中應(yīng)該加以增大。這樣就增大了電路面積與制造成本。
所以，需要一種在DRAM中特別是在較低的電源電壓電平下的更為有效的字線驅(qū)動(dòng)器電路。
本發(fā)明提供一種使驅(qū)動(dòng)器晶體管的偏置電壓增至最大的存儲(chǔ)器電路字線驅(qū)動(dòng)器的方法及設(shè)備。本發(fā)明不將隔離晶體管的柵極端子連到恒定的電壓Vcc上，而使柵極端子上的電壓自舉，以允許全部Vcc傳遞到WL驅(qū)動(dòng)器晶體管的柵極端子。然后，在WL驅(qū)動(dòng)器晶體管的漏極的時(shí)鐘信號(hào)使WL驅(qū)動(dòng)器晶體管的柵極端子上的電壓自舉到高電壓電平之前，隔離晶體管的柵極端子電壓就下降到Vcc電平。這樣，WL驅(qū)動(dòng)器晶體管的柵極端子被箝在自舉電壓的最大值上。
所以，在一實(shí)施例中，本發(fā)明提供一種驅(qū)動(dòng)存儲(chǔ)器電路中的字線的方法，包括選擇一字線的步驟和將邏輯高電壓施加至對(duì)應(yīng)于選定字線的WL驅(qū)動(dòng)器電路的輸入端的步驟。該方法還包括將WL驅(qū)動(dòng)器電路內(nèi)的隔離晶體管的柵極端子的電壓提升至高于邏輯高電壓，通過(guò)其溝道將滿邏輯高電壓傳送至字線驅(qū)動(dòng)器晶體管的柵極端子。然后，將隔離晶體管柵極端子的電壓從其提升的電平降至邏輯高電壓。最終，WL驅(qū)動(dòng)器晶體管的漏極端子的電壓從地電平提升至高于邏輯高電壓電平的電壓。
在另一實(shí)施例中，本發(fā)明提供在存儲(chǔ)器電路中的具有一輸入端子和一與字線耦連的輸出端子的字線驅(qū)動(dòng)器電路。字線驅(qū)動(dòng)器包括一具有與輸入端子耦連的第一載流端子的隔離晶體管、一具有與隔離晶體管的柵極端子耦連的輸出端子的隔離晶體管驅(qū)動(dòng)器電路以及一具有與隔離晶體管的第二載流端子耦連的柵極端子的字線驅(qū)動(dòng)器晶體管。該字線驅(qū)動(dòng)器晶體管還包括與時(shí)鐘信號(hào)耦連的第一載流端子和與該字線耦連的第二載流端子。該隔離晶體管驅(qū)動(dòng)器電路使該隔離晶體管的柵極端子電壓瞬間增至高于邏輯高電壓電平，然后降回到邏輯高電壓電平。
參照下面的詳細(xì)說(shuō)明和附圖，可以更好地理解本發(fā)明的字線驅(qū)動(dòng)器電路的本質(zhì)和優(yōu)點(diǎn)。
圖1是一般現(xiàn)有技術(shù)的字線驅(qū)動(dòng)器電路的原理圖；圖2是依照本發(fā)明的字線驅(qū)動(dòng)器電路；圖3是表明本發(fā)明的字線驅(qū)動(dòng)器電路工作的時(shí)序曲線圖；以及圖4是更詳細(xì)地表明了該字線驅(qū)動(dòng)器電路的典型的實(shí)施例。
參照?qǐng)D2，表示出本發(fā)明的字線驅(qū)動(dòng)器電路有個(gè)隔離晶體管驅(qū)動(dòng)器200，以其輸出信號(hào)VG驅(qū)動(dòng)晶體管M1的柵極端子。晶體管M1將電路的輸入端(結(jié)點(diǎn)N1)連接至WL驅(qū)動(dòng)器晶體管M2的柵極端子(結(jié)點(diǎn)N2)。晶體管M3也連至WL，當(dāng)激勵(lì)時(shí)將它下拉到地電位。晶體管M2連至?xí)r鐘信號(hào)φ1，為WL提供增高電壓。
工作時(shí)，驅(qū)動(dòng)器200產(chǎn)生一VG信號(hào)，它在邏輯高電壓(如Vcc)和Vcc的增高形式(如1.5×Vcc)之間交替。參照?qǐng)D3的時(shí)序曲線圖，在字線選擇之前和啟始(即N1在邏輯低電平)時(shí)，VG處于較高電壓1.5×Vcc。當(dāng)選擇此字線時(shí)，結(jié)點(diǎn)N1的電壓移至邏輯高電壓Vcc。因?yàn)閂G＝1.5×Vcc使晶體管M1導(dǎo)通，其導(dǎo)電的溝道允許結(jié)點(diǎn)N2的電壓跟隨N1上升至Vcc。因?yàn)榫w管M1的柵極電壓比Vcc高出一個(gè)閾值電壓Vt以上，N2的電壓達(dá)到滿Vcc電平。此處，驅(qū)動(dòng)器200使VG的電壓從其增高電平下降至Vcc。
在VG下降至Vcc之后，使時(shí)鐘信號(hào)φ1從地電平增高至高于Vcc的電壓，如1.5×Vcc。晶體管M2的溝道電容使結(jié)點(diǎn)N2的電壓增高了一個(gè)等于1.5×Vcc的量。于是，結(jié)點(diǎn)N2的電平上升至2.5×Vcc(忽略因結(jié)點(diǎn)N2雜散電容的電荷泄漏)。VG返回至Vcc的電壓下降確保當(dāng)它從Vcc向2.5×Vcc變化時(shí)，在結(jié)點(diǎn)N2沒(méi)有自舉電荷的放電路徑。于是，驅(qū)動(dòng)器晶體管M2享有大的柵-源電壓，將WL拉至增高的φ1信號(hào)。大的柵-源電壓降低了對(duì)驅(qū)動(dòng)器晶體管M2的規(guī)格要求。
再參照?qǐng)D3的時(shí)序曲線圖，通過(guò)φ1的電壓下降，優(yōu)先完成WL的脫選，所以在結(jié)點(diǎn)N1脫離確立的電平之前，WL就下降至地電平。這避免了當(dāng)晶體管M3兩端存在很大的會(huì)引起可靠性問(wèn)題的漏-源電壓時(shí)的晶體管M3的導(dǎo)通。
圖4表示用于隔離晶體管驅(qū)動(dòng)器塊200的示范性電路實(shí)施例。該電路包括一對(duì)耦連至Vcc的晶體管M4和M5，其柵/漏端子是交叉耦連的。連接成二極管的晶體管M6和M7分別與晶體管M5和M4并聯(lián)連接。升壓電容器C1和C2的上板極分別與晶體管M4和M5的漏極(結(jié)點(diǎn)N4和VG)連接。反相器400連接在升壓電容器C1和C2的下板極，即結(jié)點(diǎn)N5和N6之間。
假定，結(jié)點(diǎn)N5和N6的電壓長(zhǎng)時(shí)間各自處于邏輯低(地)電平，電荷泄漏通過(guò)R-型襯底中的晶體管M4和M7的n型漏區(qū)，會(huì)使結(jié)點(diǎn)N4的電壓向下變?yōu)榈仉娖?。然而，接成二極管的晶體管M7可防止結(jié)點(diǎn)N4的電壓下降超過(guò)一個(gè)閾值(M7的Vt)而低于Vcc。VG的電壓應(yīng)仍處于Vcc-Vt。當(dāng)結(jié)點(diǎn)N5的電壓從地電平切換至邏輯高電平(Vcc)時(shí)，反相器400使結(jié)點(diǎn)N6切換降至地電平。因N5向Vcc變化，結(jié)點(diǎn)N4的電壓被電容C1提升相同的量。于是，當(dāng)晶體管M4截止時(shí)，結(jié)點(diǎn)N4的電壓達(dá)到2Vcc-Vt。因在其柵極端子的電壓為2Vcc-Vt，晶體管M5將VG拉至滿Vcc，同時(shí)結(jié)點(diǎn)N6處于地電平。于是，當(dāng)結(jié)點(diǎn)N5的電壓切換至Vcc以上時(shí)，VG切換降至滿Vcc。
當(dāng)結(jié)點(diǎn)N5的電壓再切換回到地電平時(shí)，結(jié)點(diǎn)N6切換至Vcc。此時(shí)，由于結(jié)點(diǎn)N6電壓的上升導(dǎo)致VG通過(guò)電容C2自舉至2Vcc(假定雜散電容Cs為零)。由于在其柵極端子的2Vcc，晶體管M4使結(jié)點(diǎn)N4保持滿Vcc值，使晶體管M5截止。于是，當(dāng)結(jié)點(diǎn)N5的電壓切換到地電平時(shí)，VG切換至2Vcc。
驅(qū)動(dòng)器電路200的輸出驅(qū)動(dòng)大量的字線驅(qū)動(dòng)器電路。于是，信號(hào)VG必定驅(qū)動(dòng)一良好規(guī)格雜散電容Cs(圖4虛象所示)。此雜散電容Cs形成對(duì)電容器C2的分壓。給定一近似等于Cs值C2電容量，當(dāng)結(jié)點(diǎn)N6的電壓從地電平切換至Vcc時(shí)，結(jié)點(diǎn)VG被自舉Vcc/2(至1.5Vcc的總值)。由于晶體管M5不允許VG的電壓下降至Vcc以下，當(dāng)結(jié)點(diǎn)N6為低電平時(shí)，容性分壓器的效果會(huì)導(dǎo)致VG的電壓在Vcc和1.5×Vcc之間交變。于是，一旦電路開始導(dǎo)通，它就產(chǎn)生在Vcc和1.5×Vcc間切換的預(yù)期的VG電壓。
綜上所述，本發(fā)明提供一種改善的用于在存儲(chǔ)器電路中的字線的電路和方法。本發(fā)明瞬時(shí)間自舉隔離晶體管柵極端子的電壓，允許滿邏輯高電平傳送至WL驅(qū)動(dòng)器晶體管的柵極端子。這使得WL驅(qū)動(dòng)器晶體管的自舉偏置電壓最大化，改善了其驅(qū)動(dòng)能力。雖然在上面對(duì)本發(fā)明的具體實(shí)施方案作了完整的說(shuō)明，但也可采用各種各樣的改型、變化和替換。所以，本發(fā)明的范疇不應(yīng)限于所描述的實(shí)施方案，而應(yīng)由所附權(quán)利要求書限定。
權(quán)利要求
1.一種具有一輸入端子和一輸出端子，其輸出端耦連至字線的字線驅(qū)動(dòng)器電路，該電路包括一隔離晶體管，其第一端子耦連至輸入端子；以及一字線驅(qū)動(dòng)器晶體管，其柵極端子耦連至所述隔離晶體管的第二端子，其第一端子耦連至升壓信號(hào)而其第二端子耦連至字線，其特征在于，所述隔離晶體管的所述柵極端子的電壓被瞬時(shí)間增壓高于邏輯高電壓電平。
2.權(quán)利要求1的字線驅(qū)動(dòng)器電路，其特征在于還包括一其輸出端子耦連至隔離晶體管柵極端子的隔離晶體管驅(qū)動(dòng)器電路，所述隔離晶體管驅(qū)動(dòng)器電路將其輸出端子的電壓瞬時(shí)間從所述的邏輯高電壓電平增壓到一高于所述的邏輯高電壓電平的電壓。
3.權(quán)利要求2的字線驅(qū)動(dòng)器電路，其特征在于還包括一具有輸入端子和輸出端子，其輸入端子耦連至字線驅(qū)動(dòng)器電路輸入端子的反相器；以及一下拉晶體管，其柵極端子耦連至所述反相器的輸出端子，其第一端子耦連至字線，而其第二端子耦連至電源的低電壓端。
4.權(quán)利要求2的字線驅(qū)動(dòng)器電路，其特征在于，所述隔離晶體管驅(qū)動(dòng)器電路包括第一和第二晶體管，其柵極和漏極端子交叉耦連，其源極端子耦連至電源高電壓端；一第一電容器，其第一端子耦連至所述第一晶體管的漏端；一第二電容器，其第一端子耦連至所述第二晶體管的漏極端子和所述隔離晶體管驅(qū)動(dòng)器電路的所述輸出端子；以及一反相器，其輸入端子耦連至所述第一電容器的第二端子，其輸出端子耦連至所述第二電容器的第二端子。
5.權(quán)利要求4的字線驅(qū)動(dòng)器電路，其特征在于，還包括分別與所述第一和第二晶體管并聯(lián)耦連的第一和第二接成二極管的晶體管。
6.一種用以驅(qū)動(dòng)字線的電路，該電路包括一具有第一端子、第二端子和柵極端子，其第一端子接收輸入選擇信號(hào)的第一晶體管；一第二晶體管，其第一端子接收增壓信號(hào)，其第二端子耦連至字線，而其柵極端子耦連至所述第一晶體管的所述第二端子；一具有輸入端子和輸出端子，其輸入端子耦連至所述第一晶體管的所述第一端子的反相器；一第三晶體管，其第一端子耦連至字線，其第二端子耦連至基準(zhǔn)電壓，而柵極端子耦連至所述反相器的所述輸出端；以及一驅(qū)動(dòng)器電路，其輸出端耦連至所述第一晶體管的所述柵極端子，其特征在于，所述驅(qū)動(dòng)器電路使所述第一晶體管的所述柵極端子的電壓從邏輯高基準(zhǔn)電壓瞬時(shí)間升至高于所述邏輯高基準(zhǔn)電壓的電壓。
7.一種驅(qū)動(dòng)存儲(chǔ)器電路中字線的方法，其特征在于，該方法包括以下各步驟(A)選擇一字線；(B)將一邏輯高電壓施加于字線驅(qū)動(dòng)器電路內(nèi)對(duì)應(yīng)于選定字線的隔離晶體管的輸入端子；(C)使所述隔離晶體管柵極端子的電壓瞬時(shí)間升至一高于所述邏輯高電壓的電壓，傳送滿邏輯高電壓通過(guò)其溝道并傳至字線驅(qū)動(dòng)器晶體管的柵極端子；以及(D)在所述隔離晶體管所述柵極端子的電壓降回至其原有電壓電平之后，使所述字線驅(qū)動(dòng)器晶體管的漏極端子的電壓增壓至一高于邏輯高電壓電平的電壓。
全文摘要
公開一種改進(jìn)的用于存儲(chǔ)器集成電路中字線驅(qū)動(dòng)器的方法和電路。本發(fā)明不采用將隔離晶體管的柵極端連接到恒定的電源高電壓端，而是將柵極端電壓瞬時(shí)間提升，允許滿邏輯高電壓傳送到字線驅(qū)動(dòng)器晶體管的柵極端。然后，在字線驅(qū)動(dòng)器晶體管漏極端信號(hào)從地電平升到一高于電源電平的電壓之前，隔離晶體管的柵極端電壓就降至它的原始電平。于是，將最大化的升壓電壓陷在字線驅(qū)動(dòng)器晶體管的柵極端，改善了字線驅(qū)動(dòng)器晶體管的驅(qū)動(dòng)能力。
文檔編號(hào)G11C8/00GK1167987SQ97103778
公開日1997年12月17日 申請(qǐng)日期1997年4月10日 優(yōu)先權(quán)日1996年4月10日
發(fā)明者羅伯特J·普羅斯汀 申請(qǐng)人:湯森、湯森和克魯Llp