專利名稱：動態(tài)存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲裝置，尤其涉及對數(shù)據(jù)的輸入輸出路徑要求具有非常高的數(shù)據(jù)傳送速度的動態(tài)存儲器(DRAM)。
通常，在動態(tài)存儲器中，將存儲單元陣列分割成多個單元陣列(子陣列)，而且采用使其中的幾個單元陣列同時動作的單元陣列分別運作的方式。這是因為這種方式能減少低級系統(tǒng)運作消耗電流占多數(shù)的位線的充放電電流。子陣列的分割數(shù)在很大的程度上要取決于運作速度。如果一個子陣列的規(guī)模大，則字線的容量會變得過大，其上升速度或下降速度會變慢，位線的容量會變得過大，位線對之間的電位差會變小，由讀出放大器進(jìn)行的位線電位的放大運作變慢，存儲器芯片總體的運作速度變慢。因此，隨著元件的微小化，DRAM的存儲容量越大，子陣列的分割數(shù)就會有增大的趨勢。
另一方面，由于在計算機系統(tǒng)中要大量使用存儲器，所以要求能以低價格制造DRAM。另外，在計算機行業(yè)中，微處理機(MPU)的運作速度和DRAM的運作速度的差距拉大，結(jié)果使兩者之間的數(shù)據(jù)傳送速度變成了左右系統(tǒng)總體性能的瓶頸。為了消除這種現(xiàn)象，已經(jīng)進(jìn)行過各式各樣的改進(jìn)，其中具有代表性的一種方法是為了彌補MPU的循環(huán)時間和主存儲器的訪問時間兩者之間的時間差，采用可能提高M(jìn)PU的使用效率的高速存儲器(高速緩沖存儲器)的辦法。
高速緩沖存儲器是一種既獨立于MPU、又獨立于DRAM的SRAM結(jié)構(gòu)的存儲器；是在MPU芯片上搭載稱之為單片高速緩沖存儲器(或嵌入式存儲器)的SRAM結(jié)構(gòu)的存儲器(實際上有時是在高速緩沖存儲器上搭載MPU，或者是具有另外一塊芯片的SRAM高速緩沖存儲器)；還有在DRAM芯片上搭載SRAM單元結(jié)構(gòu)的存儲器等。
在1990年度“VLSI電路研討會(Symposium on VLSICircuits)”的技術(shù)論文摘要(Digest of Technical Papers)pp79～80之間的論文“A Circuit Design of Intelligent CDDRAM withAutomatic Write back Capability”文獻(xiàn)中，公開發(fā)表了以一個晶體管和一個電容器為單元在每個DRAM中附加一個SRAM的辦法作為高速緩沖存儲器使用的技術(shù)。另外，在該文獻(xiàn)中還談到了如下的技術(shù)，即當(dāng)在高速緩沖存儲器中沒有要讀出的地址(訪問失敗)時，將該時刻的高速緩沖存儲器中的內(nèi)容改寫在有適當(dāng)?shù)刂返腄RAM單元中，然后讀出準(zhǔn)備訪問的地址的DRAM單元。這種高速緩沖存儲器搭載型DRAM可以和高速緩沖存儲器搭載型MPU合并使用。
另一方面，關(guān)于可將DRAM的位線讀出放大器作為高速緩沖存儲器使用的問題，在本申請人申請的特開平3-41316號(特開平4-212780號)中作了闡述，其具體的結(jié)構(gòu)例及控制運作示例，在本申請人申請的特開平3-41315號中進(jìn)行了說明。
另外，由本申請人申請的特原平4-131095號中提出過這樣的一種制造DRAM的方案，即將DRAM的存儲區(qū)域分割成多個子陣列，使各個子陣列各自單獨運作，并將位線讀出放大器作為高速緩沖存儲器使用，借以提高高速緩沖存儲器的位速率。
在該DRAM中，由于由讀出放大器從互不相同的相應(yīng)地址行中析取的數(shù)據(jù)保持在每一子陣列中，因此能夠提高在選擇狀態(tài)下的行中滿足數(shù)據(jù)存取要求(訪問命中)概率，夠降低在選擇狀態(tài)下的未能滿足(訪問失敗)數(shù)據(jù)存取要求的概率，并能減小取決于上述命中概率的平均值的數(shù)據(jù)存取時間的平均值。以上簡單的說明了讀出放大器高速緩沖存儲方式?，F(xiàn)在討論DRAM等待MPU等訪問的待機狀態(tài)。在這種情況下，將從某行地址的存儲單元群讀出的數(shù)據(jù)門鎖在讀出放大器群中。
如果上述在讀出放大器群中鎖有數(shù)據(jù)的行地址又有相同地址被訪問(訪問命中)，則將行系統(tǒng)的運作省去，只用列系統(tǒng)的運作就能輸出數(shù)據(jù)，從而就能夠降低行系統(tǒng)的運作部分的訪問時間。
與此不同，當(dāng)訪問讀出放大器群中沒有門鎖數(shù)據(jù)的行地址時(訪問失敗)，在將讀出放大器群中的數(shù)據(jù)改寫在存儲單元之后(或者只在讀出放大器群中進(jìn)行均衡運作之后)，還必須將從新的行地址的存儲單元群讀出的數(shù)據(jù)門鎖在讀出放大器群中。在這種訪問失敗的情況下，就要比不采用高速緩沖存儲方式時花費更多的訪問時間。
因此，如果高速緩沖存儲器的訪問命中率小，則存在會使系統(tǒng)的平均訪問時間變長的危險性，而提高找到命中率則是縮短系統(tǒng)的平均訪問時間的關(guān)鍵所在。
為了提高高速緩沖存儲器的訪問命中率，有增大高速緩沖存儲器的容量的方法、以及將高速緩沖存儲器劃分為幾個存儲體的方法。
將上述增大高速緩沖存儲器的容量的方法應(yīng)用于讀出放大器高速緩沖存儲方式中時，意味著在將數(shù)據(jù)鎖存后的狀態(tài)下，會使待機訪問的讀出放大器的數(shù)量增大。在一般情況下，如上所述，大容量存儲器要同時激活各子陣列中的幾個子陣列。這時，未被激活不運作的子陣列的相關(guān)讀出放大器通常不保持?jǐn)?shù)據(jù)?？墒?，上述未被激活運作的行系統(tǒng)的子陣列相關(guān)的讀出放大器仍保持?jǐn)?shù)據(jù)原樣不動，就要增大處于待機訪問的保持?jǐn)?shù)據(jù)的讀出放大器的數(shù)量，從而也就增大了高速續(xù)沖存儲器的容量，提高其訪問命中率。
如上所述，將高速緩沖存儲器分成幾個存儲體的方法應(yīng)用于讀出放大器高速緩沖存儲方式時，意味著將讀出放大器群劃分為多個存儲體。在通用的DRAM中，與多個子陣列相關(guān)的讀出放大器一般都是同步進(jìn)行讀出、鎖存、均衡等運作。這時，如上所述，與未被激活運作的行系統(tǒng)的子陣列相關(guān)的讀出放大器可能仍然保持著數(shù)據(jù)進(jìn)行等待。這里，將同時運作的讀出放大器群稱之為存儲體，而為了提高高速緩沖存儲器的找到命中率而劃分存儲區(qū)的方法就要滿足以下幾個條件。(1)每個存儲體都要有獨立的讀出放大器；(2)各存儲體的讀出放大器與另一存儲體的行地址沒有相關(guān)關(guān)系，能保持自己的存儲體中的數(shù)據(jù)。就是說，未被激活運作的行系統(tǒng)的存儲體的讀出放大器與另一存儲體的行地址無相關(guān)關(guān)系，仍能繼續(xù)保持屬于自己的存儲體的數(shù)據(jù)；(3)各存儲體擁有與全部輸入/輸出緩沖器相對應(yīng)數(shù)據(jù)總線，就是說，對高速緩沖存儲器的訪問是針對特定的存儲體進(jìn)行的，如果DRAM是多位結(jié)構(gòu)，必須以同步的方式將數(shù)據(jù)從上述被訪問的存儲體供給全部輸入/輸出緩沖器。
另一方面，為了減小存儲器的芯片面積，如圖4所示，已知的方法是將讀出放大器(讀出用NMOS放大器、再生用PMOS放大器)62配置在夾在兩個子陣列61之間的區(qū)域，用控制信號Xfer1、Xfer2控制傳輸用的晶體管，有選擇地將兩個子陣61連接到1個讀出放大器62上，由2個子陣列61分時使用1個讀出放大器的共有(共用)讀出放大器的方式。
這種方式實際上是在16M位一類的大容量存儲器中實際采用的方式，以便減小芯片面積。在這種方式中有關(guān)共有讀出放大器方式中的配置效率問題，可以考慮圖5及圖6所示的兩種模式的配置方式。
圖5所示的結(jié)構(gòu)是子陣列71和共有讀出放大器72并列塊多次交替重復(fù)的共有讀出放大器結(jié)構(gòu)，圖6所示是子陣列71和共有讀出放大器72并列塊交替重復(fù)數(shù)少的共有讀出放大器結(jié)構(gòu)的再重復(fù)，已知前一種結(jié)構(gòu)比后一種結(jié)構(gòu)的配置效率好。
如果將讀出放大器高速緩沖存儲方式用于具有上述那種共有讀出放大器結(jié)構(gòu)的子陣列中，則構(gòu)成圖7所示的結(jié)構(gòu)。就是說，通過將具有共有讀出放大器結(jié)構(gòu)的子陣列71中的一半子陣列(A、B、C)或(a、b、c)激活，并將子陣列71一端的讀出放大器除去，將數(shù)據(jù)保持在讀出放大器群72中，就可在門鎖數(shù)據(jù)的狀態(tài)下增加待機訪問讀出放大器的數(shù)量。
可是，在上述那種圖7所示的共有讀出放大器結(jié)構(gòu)中顯然不能劃分存儲體。即不能將子陣列A和a劃分成另外的一個存儲體。其原因是這不能滿足上述的存儲區(qū)的劃分條件(1)，每個存儲體不能擁有獨立的讀出放大器。另外，子陣列a和B也不能劃分成另一個存儲體。其原因是子陣列a和B共有讀出放大器，同樣不能滿足存儲體的劃分條件(1)。由于這種原因，總起來說，由于受到圖7所示共有讀出放大器結(jié)構(gòu)的連續(xù)方式所限，顯然不能進(jìn)行存儲體的劃分。
換句話說，如果是采用共有讀出放大器方式，為了劃分存儲體，就必須將擁有共有讀出放大器結(jié)構(gòu)的子陣列從中間斷開，這意味著伴隨共有讀出放大器結(jié)構(gòu)的配置效率好的這一優(yōu)點而產(chǎn)生降低芯片面積的效果小的問題。
如果假定仍采用像現(xiàn)有的那樣對于子陣列和共有讀出放大器的排列方向進(jìn)的行仍然沿著橫向分割方式，將配置效率好的、擁有共有讀出放大器結(jié)構(gòu)的子陣列攔腰斷開劃分成兩個存儲體，就變成圖8所示的結(jié)構(gòu)。
圖8所示的結(jié)構(gòu)是為了進(jìn)行與位數(shù)相對應(yīng)的數(shù)據(jù)的輸入輸出，將全部輸入輸出(I/O)緩沖器76集中放在芯片中的子陣列排列方向的一端，通過采用能將表面的具體安裝方式垂直于安裝存儲器用的印刷電路板的縱向立式組件(VSMP)，縮短組件內(nèi)部的引線框或電路板上的配線，給出了使數(shù)據(jù)傳送高速化的例子。
在這種情況下，連接各子陣列71的數(shù)據(jù)線73連接對應(yīng)于各子陣列71設(shè)置的數(shù)據(jù)緩沖寄存器(DQ緩沖寄存器)74，每個多路轉(zhuǎn)換器(MPX)75各連接各存儲體的1個數(shù)據(jù)緩沖寄存器74，該多路轉(zhuǎn)換器75的設(shè)置數(shù)量與上述I/O緩沖器76的個數(shù)相同。
可是，在上述圖8的結(jié)構(gòu)中，越是將配置效率好的共有讀出放大器結(jié)構(gòu)連接在一起，子陣列71和共有讀出放大器72的重復(fù)數(shù)越大。如上所述，考慮到伴隨DRAM的大容量化，子陣列數(shù)有增大的傾向，使得連接與橫向劃分的各存儲區(qū)的各子陣列71對應(yīng)的DQ緩沖寄存器74和多路轉(zhuǎn)換器75用的數(shù)據(jù)總線變長，這成為防礙芯片內(nèi)的數(shù)據(jù)傳送高速化的主要原因。
根據(jù)以上說明，現(xiàn)有的DRAM采用共有讀出放大器結(jié)構(gòu)及讀出放大器高速緩沖方式時，假定在配置效率好的共有讀出放大器結(jié)構(gòu)的條件下，為了提高高速緩沖存儲器的找到命中率而增加高速緩沖存儲器的容量，同時將高速緩沖存儲器分成幾個存儲體，則會使數(shù)據(jù)線變長，產(chǎn)生影響芯片內(nèi)的數(shù)據(jù)傳送高速化的問題。
如上所述，現(xiàn)有的DRAM用小面積實現(xiàn)共有讀出放大器結(jié)構(gòu)及讀出放大器高速緩沖方式時，不能滿足既要提高高速緩沖存儲器的找到命中率，又要使芯片內(nèi)的數(shù)據(jù)傳送高速化的要求，所以不得不犧牲其中的某一個。
本發(fā)明就是為了解決上述問題而開發(fā)的，其目的是提供一種高性能、低價格的動態(tài)存儲器，它在用小面積實現(xiàn)共有讀出放大器結(jié)構(gòu)和讀出放大器高速緩沖方式時，能提高高速緩沖存儲器的找到命中率，縮短芯片內(nèi)的數(shù)據(jù)總線，能做到數(shù)據(jù)傳送高速化，能夠以靈活的形式使共有讀出放大器結(jié)構(gòu)和讀出放大器高速緩沖方式的各種優(yōu)點共存。
本發(fā)明的第1種動態(tài)存儲器的特征是備有下述的各部分多個子陣列，它們有分別配置成行列狀的動態(tài)存儲單元的陣列，且有連接在同一行存儲單元上的多條字線及連接在同一列存儲單元上的多條位線；多個讀出放大器，它們被設(shè)置在上述各子陣列中，以便放大從所選擇的行中的存儲器讀出的電位，控制上述各子陣列，使其分別在同一時間內(nèi)運作，將其控制成將讀出數(shù)據(jù)仍然保持在待機訪問狀態(tài)下的子陣列中的狀態(tài)，并作為高速緩沖存儲器使用；存儲塊，它含有上述多個子陣列及多個讀出放大器，其結(jié)構(gòu)是一個子陣列和一個讀出放大器沿存儲器芯片的第1邊交替重復(fù)配置，以使讀出放大器位于該重復(fù)方向的兩端，從而使夾在兩個子陣列中間的讀出放大器由上述兩個子陣列分時使用，沿垂直于上述第1邊的方向的存儲器芯片的第2邊分割成多個部分，通過上述多個部分的分割方式分割成多個存儲體，構(gòu)成運作受控的多個共有讀出放大器；多條數(shù)據(jù)線，它們分別與上述各子陣列相對應(yīng)，平行于上述子陣列和讀出放大器的存儲器芯片的第2邊形成，用來傳輸保持在對應(yīng)的子陣列的上述多個讀出放大器中的數(shù)據(jù)中被選擇的列中的數(shù)據(jù)；以及多個數(shù)據(jù)輸入/輸出緩沖器，它們對應(yīng)于上述各存儲區(qū)的子陣列、平行于存儲器芯片的第1邊配置，用來通過對應(yīng)的數(shù)據(jù)線，與對應(yīng)的子陣列之間進(jìn)行數(shù)據(jù)的輸入與輸出。
本發(fā)明的第2種動態(tài)存儲器與本發(fā)明的第1種動態(tài)存儲器相比，增加了多條數(shù)據(jù)緩沖電路，它們分別對應(yīng)于上述各子陣列，配置在其附近，靠近上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)，用來放大來自相應(yīng)的子陣列的數(shù)據(jù)線的數(shù)據(jù)；另外還增加了多個多路轉(zhuǎn)換器，它們位于比上述多個數(shù)據(jù)緩沖電路更遠(yuǎn)離上述存儲器芯片的第1邊的位置，且平行于上述第1邊配置，分別連接著多個存儲區(qū)中的每1個子陣列所對應(yīng)的數(shù)據(jù)緩沖電路，有選擇地取出來自上述多個存儲體的數(shù)據(jù)。
本發(fā)明的第3種動態(tài)存儲器，與本發(fā)明的第1種動態(tài)存儲器相比，增加了多條數(shù)據(jù)緩沖電路，多路轉(zhuǎn)換器，它們配置在上述存儲塊和數(shù)據(jù)輸入/輸出緩沖器之間的區(qū)域、且平行于存儲器芯片的第1邊，各自分別共同連接著上述多個存儲體中的1個子陣列相對應(yīng)的多條數(shù)據(jù)線，有選擇地放大來自上述多個存儲體的數(shù)據(jù)。
由于構(gòu)成多個共有讀出放大器的存儲塊沿著與子陣列和讀出放大器重復(fù)方向相垂直方向的存儲器芯片的第2邊被分割成多個配置，進(jìn)行存儲體分割，因此能采用將各子陣列的讀出放大器群作為高速緩沖存儲器用的讀出放大器高速緩沖方式。
在這種情況下，由于每個多路轉(zhuǎn)換器共同連接著不同的存儲區(qū)中的一個子陣列所對應(yīng)的多條數(shù)據(jù)線，所以能將多個存儲體的數(shù)據(jù)線作為多路轉(zhuǎn)換器，單獨讀出各存儲區(qū)的數(shù)據(jù)，由于各存儲區(qū)具有與全部輸入/輸出緩沖器群對應(yīng)的數(shù)據(jù)總線，所以能提高高速緩沖存儲器的訪問命中率。
由于各子陣列的讀出放大器分別同步運作(讀出、門鎖、均衡等)，處于待機訪問狀態(tài)的子陣列的讀出放大器被控制成仍保持讀出數(shù)據(jù)的狀態(tài)，所以能增大高速緩沖存儲器的容量，能提高高速緩沖存儲器的訪問命中率。
對應(yīng)于各子陣列設(shè)置的數(shù)據(jù)線全部平行于存儲器芯片的第2邊形成，多路轉(zhuǎn)換器群和輸入/輸出緩沖器群集中在存儲器芯片的同一邊(垂直于第2邊的一邊)。
這樣，由于在數(shù)據(jù)線群或多路轉(zhuǎn)換器群，輸入/輸出緩沖器群的配置方式上下了工夫，因此使芯片內(nèi)的數(shù)據(jù)總線變短，能使數(shù)據(jù)傳送高速化。
由于一個子陣列和一個讀出放大器交替重復(fù)配置，以使讀出放大器位于該重復(fù)方向的兩端，夾在兩個子陣列中間的讀出放大器由上述兩個子陣列分時使用，采用了這種配置效率好的共有讀出放大器結(jié)構(gòu)，因此就能夠使小面積化得以實現(xiàn)。
總之，能實現(xiàn)以靈活的方式使共有讀出放大器結(jié)構(gòu)和讀出放大器高速緩沖方式各優(yōu)點共存的高性能，又能實現(xiàn)低價格的DRAM。


圖1是本發(fā)明的第1實施例中的DRAM芯片中的子陣列、讀出放大器、多路轉(zhuǎn)換器、以及I/O緩沖器的配置例圖。
圖2是列出圖1中的兩個子陣列、一個讀出放大器及一個DQ緩沖寄存器的一個示例。
圖3是本發(fā)明的第2實施例中的DRAM芯片中的子陣列、讀出放大器、DQ緩沖寄存器、多路轉(zhuǎn)換器及I/O緩沖器的配置示例圖。
圖4是著重表示現(xiàn)有的DRAM的共有讀出放大器方式中的共有讀出放大器的模式圖。
圖5是表示現(xiàn)有的DRAM中的共有讀出放大器結(jié)構(gòu)一個示例的模式圖。
圖6是表示現(xiàn)有的DRAM中的共有讀出放大器結(jié)構(gòu)的另一個示例模式圖。
圖7是表示現(xiàn)有的DRAM采用讀出放大器高速緩沖方式使增大其高速緩沖存儲器容量用的子陣列激活方式的模式圖。
圖8是表示現(xiàn)有的DRAM中用橫向陣列分割方式將具有共有讀出放大器結(jié)構(gòu)的存儲塊等分成兩個存儲區(qū)時的結(jié)構(gòu)的一示例的模式圖。
圖中1存儲器芯片X第1邊
y第2邊10存儲塊11子陣列MC存儲單元WLi字線BLi位線12讀出放大器13數(shù)據(jù)線14數(shù)據(jù)緩沖寄存器(DQ緩沖寄存器)15多路轉(zhuǎn)換器16I/O緩沖器21行譯碼器26寄存電路27比較電路下面參照附圖詳細(xì)說明本發(fā)明的實施例。
圖1表示本發(fā)明的第1實施例中的DRAM芯片中的子陣列、讀出放大器、數(shù)據(jù)緩沖寄存器、多路轉(zhuǎn)換器及I/O緩沖器的配置例圖。圖2是列出圖1中的兩個子陣列、一個讀出放大器、一個數(shù)據(jù)緩沖寄存器的一個示例。在圖1及圖2中，具有共有讀出放大器結(jié)構(gòu)的多個存儲塊10這樣配置，即一個子陣列11和一個讀出放大器12沿存儲器芯片1的第1邊X(圖中左右方向)交替重復(fù)，使讀出放大器12位于該重復(fù)方向的兩端，夾在兩個子陣列11中間的一個讀出放大器12由上述兩個子陣列11分時使用。在上述兩個子陣列11的各列中，分時使用一個讀出放大器12用的共有讀出放大器的結(jié)構(gòu)如前面參照圖4所述。
多個存儲體10是這樣配置的，即沿垂直于上述第1邊X的方向的存儲芯片的第2邊y(圖中上下方向)分割成多個存儲體(在本例中為兩個)，通過這種分割配置方式分割成多個(在本例中為兩個)存儲體，使其運作受控。存儲體的指定(選擇)由譯碼器譯出的存儲體地址的輸出進(jìn)行控制。
各子陣列11分別有配置成行列狀的動態(tài)存儲單元MC陣列，且有連接同一行的存儲單元MC的多條字線WLi及連接同一列存儲單元MC的多條位線BLi。上述多條字線WLi由譯出行地址的行譯碼器21選擇，上述多條位線BLi由譯出列地址的列譯碼器(圖中未示出)選擇的列選擇電路進(jìn)行選擇。各子陣列中的存儲單元的指定，通過順序給出行地址及列地址進(jìn)行控制。
各讀出放大器12是為了對在各子陣列11中從被選定的行存儲單元讀出的電位進(jìn)行讀出放大而設(shè)置的，分別受控同步運作，并被控制成將讀出數(shù)據(jù)繼續(xù)保持在待機訪問狀態(tài)下的子陣列11中的狀態(tài)(等待輸出狀態(tài))，作為高速緩沖存儲器使用。
為了如上所述那樣控制在仍保持讀出數(shù)據(jù)的狀態(tài)，構(gòu)成如圖4所示的電路即可，這樣就能將進(jìn)行讀出放大器的激活控制用的控制信號/SAN、SAP仍保持在激活狀態(tài)。
多條數(shù)據(jù)線13分別對應(yīng)于各子陣列11，平行于存儲器芯片的第2邊y形成，用來傳輸保持在對應(yīng)于子陣列11的讀出放大器12中的數(shù)據(jù)中被選擇的列中的數(shù)據(jù)。這時，不同的存儲區(qū)的各數(shù)據(jù)線中，對應(yīng)于位于遠(yuǎn)離數(shù)據(jù)輸入/輸出(I/O)緩沖器16一側(cè)的子陣列11的數(shù)據(jù)線13從位于靠近上述I/O緩沖器16一側(cè)的存儲塊中的讀出放大器12上通過。
多個I/O緩沖器16對應(yīng)于各存儲體的子陣列11、平行于存儲器芯片的第1邊X配置，通過數(shù)據(jù)線13，與對應(yīng)的子陣列11之間進(jìn)行數(shù)據(jù)的輸入輸出。
多個數(shù)據(jù)緩沖寄存器(DQ緩沖寄存器)14分別對應(yīng)于各子陣列11，在其附近配置在靠近I/O緩沖中器16一側(cè)，插入連接在對應(yīng)的子陣列11的數(shù)據(jù)線13上，用來放大來自相應(yīng)的子陣列11的數(shù)據(jù)。
多個多路轉(zhuǎn)換器15位于比上述多個數(shù)據(jù)緩沖寄存器14更遠(yuǎn)離存儲器芯片的第1邊X的位置、平行于該第1邊X配置，通過多個存儲體中的各一個子陣列所對應(yīng)的數(shù)據(jù)線13，分別共同連接在對應(yīng)的數(shù)據(jù)緩沖寄存器14上，通過控制，使其有選擇地取出來自若干存儲區(qū)的數(shù)據(jù)。
關(guān)于多路轉(zhuǎn)換器15和兩個存儲區(qū)的各數(shù)據(jù)線13之間的連接問題，如果將不同的存儲區(qū)的各數(shù)據(jù)線13之間連接起來，則數(shù)據(jù)線13的負(fù)載容量變大，從而使數(shù)據(jù)傳送的延遲時間變長，所以不好。
因此，多路轉(zhuǎn)換器15分別對應(yīng)于不同存儲區(qū)的各數(shù)據(jù)線13連接著串聯(lián)插入的開關(guān)元件(例如MOS晶體管)。因此，對應(yīng)于不同的存儲區(qū)，可有選擇地允許由DQ緩沖寄存器14進(jìn)行的數(shù)據(jù)的輸入/輸出運作。
在采用讀出放大器高速緩沖方式時，與上述的本申請人申請的特原平4-131095號中詳細(xì)公開的結(jié)構(gòu)相同，如圖2中的虛線所示，設(shè)有將行地址保持在各子陣列中的寄存電路26、以及對保持在該寄存電路26中的行地址(與被選擇的行對應(yīng)的行地址)和新給出的行地址進(jìn)行比較的比較電路27。
而且，如果將訪問請求和地址供給成為訪問對象的子陣列，則比較電路27對兩個行地址輸入進(jìn)行比較，當(dāng)行地址彼此一致時，便輸出通知表示已找到的找到信號，不一致時，輸出通知表示未找到的失誤信號。輸出了找到信號時，行系統(tǒng)不動作，讀出與列地址對應(yīng)的列中的數(shù)據(jù)。輸出失誤信號后，寄存電路26、字線WLi、讀出放大器12等暫時復(fù)位，然后將新給出的行地址置于寄存電路26中，行系統(tǒng)對應(yīng)于新保持在寄存電路26中的行地址運作。然后，變成再供給訪問請求和地址，進(jìn)行找到判斷，使行系統(tǒng)不運作，讀出與列地址對應(yīng)的列數(shù)據(jù)。通過對成為訪問對象的多個子陣列11依次供給訪問請求，在多個子陣列11中依次進(jìn)行上述那樣的運作。這時，在各子陣列11中，可以只對失誤的行進(jìn)行選擇改正，而不需要在每次發(fā)生錯誤時重新選擇全部行。
在上述第1實施例中的DRAM中，多個共有讀出放大器結(jié)構(gòu)的存儲塊10沿垂直于子陣列11和讀出放大器12的重復(fù)方向X的方向y分割成兩個配置而分割成兩個存儲體，因此能采用將各子陣列11的讀出放大器12群作為高速緩沖存儲器用的讀出放大器高速緩沖方式。
這時，由于多路轉(zhuǎn)換器15共同連接著不同的存儲體的各子陣列11所對應(yīng)的兩個數(shù)據(jù)緩沖寄存器14，所以能轉(zhuǎn)換多個存儲體的數(shù)據(jù)，單獨讀出備存儲區(qū)中的每個數(shù)據(jù)，由于各存儲區(qū)具有對應(yīng)于全部I/O緩沖器16群的數(shù)據(jù)總線，所以能提高高速緩沖存儲器的找到命中率。
對應(yīng)于各子陣列11的讀出放大器12分別同步運作(讀出、鎖存、均衡等)，與待機訪問狀態(tài)的子陣列對應(yīng)的讀出放大器12被控制在仍保持讀出數(shù)據(jù)的狀態(tài)，所以能增大高速緩沖存儲器的容量，能提高高速緩沖存儲器的找到命中率。
對應(yīng)于各子陣列11設(shè)置的數(shù)據(jù)線13全部平行于存儲器芯片的第2邊y形成，多路轉(zhuǎn)換器15群和I/O緩沖器16群集中在與存儲器芯片的第1邊X同一方向的一邊。
這樣，由于在數(shù)據(jù)線13群或多路轉(zhuǎn)換器15群、以及I/O緩沖器16群的配置方法上下了工夫，因此縮短了芯片內(nèi)的數(shù)據(jù)總線，可使數(shù)據(jù)傳送高速化。一個子陣列11和一個讀出放大器12交替重復(fù)配置，使讀出放大器12位于該重復(fù)方向的兩端，夾在兩個子陣列11的一個讀出放大器12由上述兩個子陣列11分時使用，由于采用了這種配置效率好的共有讀出放大器結(jié)構(gòu)，所以能使小面積化得以實現(xiàn)。
總之，如果采用上述第1實施例中的DRAM，則能實現(xiàn)以靈活的形式使共有讀出放大器結(jié)構(gòu)及讀出放大器高速緩沖方式各優(yōu)點共存的高性能，實現(xiàn)低價格的DRAM。
圖3表示本發(fā)明的第2實施例中的DRAM芯片中的子陣列、讀出放大器、數(shù)據(jù)緩沖寄存器、多路轉(zhuǎn)換器及I/O緩沖器的配置示例。
該第2實施例與第1實施例相比，代替多個DQ緩沖寄存器14及多路轉(zhuǎn)換器15的，是將多個數(shù)據(jù)緩沖寄存器(DQ緩沖寄存器)，多路轉(zhuǎn)換器31平行于存儲器芯片的第1邊X配置在存儲塊10和I/O緩沖器16之間的區(qū)域，將這些DQ緩沖寄存器，多路轉(zhuǎn)換器31分別共同連接在多個存儲區(qū)的各一個子陣列11所對應(yīng)的多個數(shù)據(jù)線13上，有選擇地放大來自上述多個存儲體的數(shù)據(jù)，這一點上述兩個實驗例彼此不同，其它都相同，所以標(biāo)以與圖1相同的符號。
在不同的存儲區(qū)的各數(shù)據(jù)線13中，位于遠(yuǎn)離I/O緩沖器16一側(cè)的子陣列11所對應(yīng)的數(shù)據(jù)線13比位于靠近上述I/O緩沖器16一側(cè)的子陣列11所對應(yīng)的數(shù)據(jù)線13長，因此為了抑制其配線電阻增大，使上述兩數(shù)據(jù)線的配線電阻大致相等，最好使遠(yuǎn)離一側(cè)的數(shù)據(jù)線比位于靠近I/O緩沖器16一側(cè)的子陣列11所對應(yīng)的數(shù)據(jù)線13粗。
在上述第2實施例中DRAM中，可進(jìn)行與第1實施例中的DRAM同樣標(biāo)準(zhǔn)的運作，能獲得與第1實施例中的DRAM大致相同的效果。
另外，在本申請的權(quán)利要求中的各構(gòu)成部件所標(biāo)記的附圖參照符號是為了容易理解本發(fā)明而標(biāo)記的，沒有將本發(fā)明的技術(shù)范圍限定在附圖所示的實施例中的意圖。
如上所示，如果采用本發(fā)明的DRAM，準(zhǔn)備用小面積實現(xiàn)共有讀出放大器結(jié)構(gòu)及讀出放大器高速緩沖方式時，能提高高速緩沖存儲器的找到命中率，且能縮短芯片內(nèi)的數(shù)據(jù)總線，以達(dá)到數(shù)據(jù)傳送的高速化，能以靈活的形式使共有讀出放大器結(jié)構(gòu)及讀出放大器高速緩沖方式各優(yōu)點共存。
權(quán)利要求
1.一種動態(tài)存儲器，其特征在于備有多個子陣列(11)，其中含有分別按行列方式配置成的動態(tài)存儲器單元陣列，且有連接在同一行存儲單元上的多條字線及連接在同一列存儲單元上的多條位線；多個讀出放大器(12)，將其設(shè)置在上述各子陣列中，用來放大從所選定的行中的存儲器讀出的電位，控制上述各子陣列，分別使其同步運作，控制子陣列，使其在訪問待機狀態(tài)下仍能原樣不動地保持讀出數(shù)據(jù)，并將其作為高速緩沖存儲器使用；存儲塊(10)，其中含有上述多個子陣列及多個讀出放大器，其結(jié)構(gòu)為將一個子陣列和一個讀出放大器沿存儲器芯片的第1邊交替重復(fù)配置，使讀出放大器位于該重復(fù)方向的兩端，從而使夾在兩個子陣列中間的讀出放大器能供上述兩個子陣列分時使用，并沿垂直于上述第1邊方向的存儲器芯片的第2邊分割成多個部分，通過上述多個部分的分割分割成多個存儲體，構(gòu)成運作受控的多個共有讀出放大器；多條數(shù)據(jù)線(13)，分別與上述各子陣列相對應(yīng)，是在平行于上述子陣列和讀出放大器的存儲器芯片的第2邊上形成的，用來傳輸在相應(yīng)子陣列中的上述保持?jǐn)?shù)據(jù)的多個讀出放大器中的被選定的列中的數(shù)據(jù)；以及多個數(shù)據(jù)輸入/輸出緩沖器(16)，它們對應(yīng)于上述各存儲體中的子陣列、配置在平行于存儲器芯片的第1邊上，用來通過對應(yīng)的數(shù)據(jù)線，在對應(yīng)的子陣列之間進(jìn)行數(shù)據(jù)的輸入和與輸出。
2.按權(quán)利要求1所述的動態(tài)存儲器，其特征在于還備有多條數(shù)據(jù)緩沖電路(14)，分別對應(yīng)于上述各子陣列、并配置在其附近，靠近上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)，用來放大來自相應(yīng)子陣列的數(shù)據(jù)線的數(shù)據(jù)；以及多個多路轉(zhuǎn)換器(15)，位于比上述多個數(shù)據(jù)緩沖電路更遠(yuǎn)離上述存儲器芯片的第1邊的位置上，配置在平行于上述第1邊的位置上，各自分別連接與多個存儲體中的一個子陣列對應(yīng)的數(shù)據(jù)緩沖電路，有選擇地取出來自上述多個存儲體的數(shù)據(jù)。
3.按權(quán)利要求1所述的動態(tài)存儲器，其特征在于還備有多條數(shù)據(jù)緩沖電路、多路轉(zhuǎn)換器(31)，配置在上述存儲塊和數(shù)據(jù)輸入/輸出緩沖器之間的區(qū)域、且平行于存儲器芯片的第1邊，各自共同連接上述多個存儲體中分別與一個子陣列相對應(yīng)的多條數(shù)據(jù)線，有選擇地放大來自上述多個存儲體的數(shù)據(jù)。
4.按權(quán)利要求1至3中任意一項所述的動態(tài)放大器，其特征在于在上述多條數(shù)據(jù)線中，位于遠(yuǎn)離上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)的子陣列相對應(yīng)的數(shù)據(jù)線從位于上述數(shù)據(jù)輸入/輸出緩沖器近的一側(cè)的存儲塊的讀出放大器上通過。
5.按權(quán)利要求1至3中任意一項所述的動態(tài)放大器，其特征在于上述多條數(shù)據(jù)線中，位于遠(yuǎn)離上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)的子陣列相對應(yīng)的數(shù)據(jù)線比位于靠近上述數(shù)據(jù)輸入/輸出緩沖器一側(cè)的子陣列所對應(yīng)的數(shù)據(jù)線粗。
全文摘要
在DRAM中采用共有讀出放大器結(jié)構(gòu)和讀出放大器高速緩沖方式，借以實現(xiàn)小面積化，從而提高高速緩沖存儲器的找到命中率，縮短芯片內(nèi)的數(shù)據(jù)總線、使數(shù)據(jù)傳送高速化。其特征是備有存儲器芯片；數(shù)據(jù)線13，用來傳輸保持在子陣列相應(yīng)的讀出放大器中的數(shù)據(jù)；以及I/O緩沖器16，通過對應(yīng)的數(shù)據(jù)線與對應(yīng)的子陣列之間進(jìn)行數(shù)據(jù)的輸入與輸出。
文檔編號G11C11/401GK1142115SQ9511655
公開日1997年2月5日 申請日期1995年9月21日 優(yōu)先權(quán)日1994年9月22日
發(fā)明者高瀨覺, 櫻井清史, 荻原正毅 申請人:株式會社東芝