本申請涉及存儲器，并且更具體地涉及可以用兩個冗余列組替換一對有缺陷列組的存儲體。

背景技術：

1、靜態(tài)隨機存取存儲器(sram)包括排列成行和列的位單元陣列。為了(例如)通過降低位線電容來增強性能，位單元陣列通常被細分為存儲體。在沒有冗余的情況下，對存儲體的單個錯誤可致使整個存儲體不起作用。因此，每個存儲體通常具有冗余列，使得存儲體可用冗余列替換有缺陷列。

2、存在實現列冗余的兩種主要方式：輸入/輸出(i/o)移位和讀出放大器移位。與讀出放大器移位相比，i/o移位實現起來更簡單，但是需要更多的半導體管芯空間。在兩種類型的列冗余中，每個存儲體可通過使用冗余列來替換有缺陷列。因此，存儲體可使用冗余列替換單個有缺陷列。但單個存儲體中的兩個列的缺陷可致使存儲體不起作用。

技術實現思路

1、根據本公開的一個方面，提供了一種存儲器，包括：多個列組，該多個列組中的每個列組包括多個多路復用列，該多個列組包括第一列組、與第一列組相鄰的第二列組以及與第二列組相鄰的第三列組；以及第一開關矩陣，該第一開關矩陣被配置為響應于多個列冗余信號而將鎖存器耦合到第一列組、第二列組以及第三列組中的一者。

2、根據本公開的另一方面，提供了一種存儲器，包括：多個列組，該多個列組中的每個列組包括多個多路復用列，該多個列組包括第一列組和與第一列組相鄰的第二列組；第一鎖存器；第二鎖存器；第一開關矩陣，該第一開關矩陣包括：耦合在第一列組與第一中心節(jié)點之間的第一開關、耦合在第一中心節(jié)點與第二列組之間的第二開關、耦合在第一鎖存器與第一中心節(jié)點之間的第三開關，以及耦合在第一中心節(jié)點與第二鎖存器之間的第四開關。

3、根據本公開的又一方面，提供了一種存儲器，包括：多個列組，該多個列組中的每個列組包括多個多路復用列，該多個列組包括第一列組和第二列組；第一鎖存器；第二鎖存器；第一開關矩陣，該第一開關矩陣耦合到第一列組、第二列組、第一鎖存器以及第二鎖存器；第一冗余列組，該第一冗余列組包括第一多個多路復用冗余列；以及第二冗余列組，該第二冗余列組包括第二多個多路復用冗余列。

4、根據本發(fā)明的又一方面，提供一種存儲器冗余的方法，包括：響應于從初始列組延伸到不具有有缺陷列組的第一列組的多個列組的子集而將第一鎖存器耦合到該多個列組中的第一列組；響應于第一列組是多個列組中的第一有缺陷列組而將第一鎖存器耦合到多個列組中的第二列組，其中第二列組與第一列組相鄰；以及響應于第二列組是多個列組中的第二有缺陷列組而將第一鎖存器耦合到多個列組中的第三列組，其中第三列組與第二列組相鄰。

5、通過下面的具體實施方式可以更好地理解這些優(yōu)點和附加的優(yōu)點。

技術特征：

1.一種存儲器，所述存儲器包括：

2.根據權利要求1所述的存儲器，其中所述第一開關矩陣包括：

3.根據權利要求2所述的存儲器，其中所述第一開關矩陣還包括：

4.根據權利要求2所述的存儲器，其中所述第一解碼器還被配置為響應于所述第二列組是所述多個列組中的第二有缺陷列組而打開所述第二開關，所述存儲器還包括：

5.根據權利要求1所述的存儲器，其中所述存儲器還包括：

6.根據權利要求2所述的存儲器，其中所述第一開關包括發(fā)送門，并且所述第二開關包括三態(tài)反相器。

7.一種存儲器，所述存儲器包括：

8.根據權利要求7所述的存儲器，其中所述第二列組是所述多個列組中的最終列組，所述存儲器還包括：

9.根據權利要求7所述的存儲器，所述存儲器還包括：

10.根據權利要求9所述的存儲器，其中所述第一解碼器還被配置為對所述第一列組的地址進行解碼以確定所述第一列組是在所述無移位區(qū)域、所述單移位區(qū)域還是所述雙移位區(qū)域中。

11.根據權利要求7所述的存儲器，其中所述存儲器被包括在蜂窩電話中。

12.根據權利要求7所述的存儲器，其中所述存儲器是靜態(tài)隨機存取存儲器(sram)。

13.根據權利要求7所述的存儲器，其中所述第一列組包括第一多個位線對，并且所述第二列組包括第二多個位線對。

14.一種存儲器，所述存儲器包括：

15.根據權利要求14所述的存儲器，所述存儲器還包括：

16.根據權利要求15所述的存儲器，其中所述第一開關矩陣包括：

17.根據權利要求15所述的存儲器，其中每多個多路復用列包括多個多路復用位線對。

18.根據權利要求15所述的存儲器，其中所述第一解碼器包括被配置為對第一地址信號進行解碼的第一邏輯門。

19.根據權利要求18所述的存儲器，其中所述第一解碼器還包括被配置為對第二地址信號進行解碼的第二邏輯門。

20.根據權利要求19所述的存儲器，其中所述第一邏輯門和所述第二邏輯門各自包括nand門。

21.根據權利要求16所述的存儲器，其中所述第一鎖存器和所述第二鎖存器各自包括用于寫入位的輸入鎖存器。

22.一種列冗余的方法，所述方法包括：

23.根據權利要求22所述的方法，所述方法還包括：

24.根據權利要求23所述的方法，所述方法還包括：

25.根據權利要求24所述的方法，其中對所述第一地址進行解碼包括在第一邏輯門中對所述第一地址進行解碼，并且對所述第二地址進行解碼包括在第二邏輯門中對所述第二地址進行解碼。

26.根據權利要求24所述的方法，所述方法還包括：

27.根據權利要求26所述的方法，所述方法還包括：

28.根據權利要求26所述的方法，所述方法還包括：

29.根據權利要求28所述的方法，其中將所述最終鎖存器耦合到所述第二冗余列組包括將最終輸入鎖存器耦合到所述第二冗余列組。

30.根據權利要求28所述的方法，其中將所述最終鎖存器耦合到所述第二冗余列組包括將最終輸出鎖存器耦合到所述第二冗余列組。

技術總結
存儲器設置有多個列組和兩個冗余列組。如果在多個列組中存在兩個有缺陷列，則可以將該多個列組劃分為無移位區(qū)域、單移位區(qū)域和雙移位區(qū)域。該存儲器包括對應于該多個列組的多個輸入/輸出電路。每個輸入/輸出電路可在寫入操作期間提供數據輸入信號并且在讀取操作期間接收數據輸出信號。每個輸入/輸出電路還包括開關矩陣。在該無移位區(qū)域中，該開關矩陣將該輸入/輸出電路耦合到對應列組中的核心。在該單移位區(qū)域中，該開關矩陣將該輸入/輸出電路耦合到隨后列組中的核心。在該雙移位區(qū)域中，該開關矩陣將該輸入/輸出電路耦合到下一列組中的核心。

技術研發(fā)人員：D·賽思,H·李,A·C·科塔,鄭春明
受保護的技術使用者：高通股份有限公司
技術研發(fā)日：
技術公布日：2025/1/6