用于單端eDRAM感測(cè)放大器的方法和半導(dǎo)體器件的制作方法
【專(zhuān)利摘要】本申請(qǐng)涉及用于單端eDRAM感測(cè)放大器的方法和半導(dǎo)體器件。更具體而言，涉及用于單端eDRAM感測(cè)放大器的信號(hào)裕度居中的設(shè)備和方法。多個(gè)DRAM單元通過(guò)第一位線(xiàn)連接到多路復(fù)用器的輸入側(cè)。單端感測(cè)放大器通過(guò)第二位線(xiàn)連接到多路復(fù)用器的輸出側(cè)。單端感測(cè)放大器具有轉(zhuǎn)換電壓。第二位線(xiàn)被預(yù)充電到選定的電壓電平。多路復(fù)用器將來(lái)自多個(gè)DRAM單元中的選定一個(gè)的信號(hào)電壓傳遞到第二位線(xiàn)。選定的電壓電平被選擇成使得第一類(lèi)型的信號(hào)電壓的接收在第一方向上調(diào)節(jié)第二位線(xiàn)的電壓，而第二類(lèi)型的信號(hào)電壓的接收在與第一方向相反的第二方向上調(diào)節(jié)第二位線(xiàn)的電壓，從而使信號(hào)電壓以轉(zhuǎn)換電壓為中心。
【專(zhuān)利說(shuō)明】用于單端eDRAM感測(cè)放大器的方法和半導(dǎo)體器件

【技術(shù)領(lǐng)域】
[0001]本公開(kāi)涉及用于半導(dǎo)體器件的感測(cè)電路。更具體而言，本公開(kāi)涉及包括電壓補(bǔ)償設(shè)備的半導(dǎo)體器件，以使‘高’和‘低’eDRAM位線(xiàn)信號(hào)帶以單端感測(cè)放大器的轉(zhuǎn)換點(diǎn)為中心。

【背景技術(shù)】
[0002]在常規(guī)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)中，來(lái)自存儲(chǔ)單元的感測(cè)信號(hào)通過(guò)與預(yù)充電位線(xiàn)電荷共享存儲(chǔ)在存儲(chǔ)單元中的電荷來(lái)生成，然后預(yù)充電位線(xiàn)上顯現(xiàn)的(developed)感測(cè)信號(hào)被與參考位線(xiàn)相比較。
[0003]DRAM陣列生成必須被解釋為‘高’或‘低’以在‘I’或‘0’的數(shù)字狀態(tài)之間區(qū)分的位線(xiàn)電壓。傳統(tǒng)差分感測(cè)方案使用參考電壓電平，該參考電壓電平可以居中于‘0’數(shù)據(jù)電壓電平和預(yù)期的‘I’數(shù)據(jù)電壓電平之間的預(yù)期帶。差分感測(cè)系統(tǒng)具有接收參考電壓電平的一個(gè)輸入和接收數(shù)據(jù)電壓信號(hào)的另一個(gè)輸入，并且做出模擬比較以區(qū)分‘高’和‘低’邏輯狀態(tài)。使參考電平居中在數(shù)據(jù)電平之間的能力允許優(yōu)化成品率、可靠性并允許信號(hào)裕度(margin)測(cè)試。
[0004]為了達(dá)到最大密度，大量的存儲(chǔ)單元典型地連接到單條位線(xiàn)，以便減少局部放大器的面積開(kāi)銷(xiāo)。然而，向位線(xiàn)添加單元還增大了位線(xiàn)電容，并因此降低了傳輸比(Ccell/(Cbl+CCell))，這反過(guò)來(lái)降低了顯現(xiàn)的感測(cè)信號(hào)。典型的是，每條位線(xiàn)的位(存儲(chǔ)單元)的數(shù)量被選擇以最小化感測(cè)放大器的數(shù)量(開(kāi)銷(xiāo))，同時(shí)保持足夠的感測(cè)信號(hào)以可靠地檢測(cè)存儲(chǔ)單元的存儲(chǔ)狀態(tài)。
[0005]來(lái)自存儲(chǔ)單元的感測(cè)信號(hào)AVbl的幅度是單元電容、位線(xiàn)電容、單元電壓和位線(xiàn)預(yù)充電電壓的函數(shù)，如下面的公式所闡述:
[0006]AVbl= (Vc611-Vbleq) * (Ccell/ (Cbl+Ccell))
[0007]其中Vm11=存儲(chǔ)單元中存儲(chǔ)的電壓；
[0008]Vbleq=位線(xiàn)預(yù)充電電壓；
[0009]Ccell=單元電容；以及
[0010]Cbl=位線(xiàn)電容。
[0011]較新的嵌入式DRAM (eDRAM)陣列使用單端感測(cè)方案，其中位線(xiàn)直接耦合到具有轉(zhuǎn)換點(diǎn)電壓的感測(cè)反相器。eDRAM陣列位線(xiàn)被縮短以增大位線(xiàn)信號(hào)電平，而數(shù)據(jù)電平被感測(cè)為高于或低于反相器轉(zhuǎn)換點(diǎn)電壓。感測(cè)反相器轉(zhuǎn)換點(diǎn)電壓是NFET和PFET的Vt、跨導(dǎo)、溫度和電源電壓(PVT)的函數(shù)，并且很大程度上獨(dú)立于位線(xiàn)信號(hào)電平的變化而移動(dòng)。
[0012]單端感測(cè)方案無(wú)法像使用例如交叉耦合的2輸入感測(cè)放大器的傳統(tǒng)的差分感測(cè)方案那樣調(diào)節(jié)它們的電壓轉(zhuǎn)換點(diǎn)。使用單端感測(cè)方案失去了將轉(zhuǎn)換點(diǎn)居中在‘0’和‘I’數(shù)據(jù)電壓電平的中間點(diǎn)上的能力。
[0013]居中功能的損失使得其難以為高成品率、最大保持和可靠性而設(shè)計(jì)和測(cè)試eDRAM陣列。不能夠執(zhí)行真實(shí)的信號(hào)裕度測(cè)試。通過(guò)Vdd調(diào)節(jié)或通過(guò)工作溫度限制對(duì)信號(hào)居中的這種損失進(jìn)行補(bǔ)償?shù)呐ο拗屏丝蛻?hù)使用并使得設(shè)計(jì)無(wú)競(jìng)爭(zhēng)力。更嚴(yán)格的生產(chǎn)控制可提高eDRAM成品率，但增大了制造成本。


【發(fā)明內(nèi)容】

[0014]根據(jù)本文的方法，第一位線(xiàn)被預(yù)充電到第一電壓電平。多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元通過(guò)第一位線(xiàn)可操作地連接到多路復(fù)用器器件的輸入側(cè)。第二位線(xiàn)被預(yù)充電到第二電壓電平。感測(cè)器件通過(guò)第二位線(xiàn)可操作地連接到多路復(fù)用器器件的輸出側(cè)。感測(cè)器件具有轉(zhuǎn)換電壓并包括:以反相器結(jié)構(gòu)布置的一對(duì)晶體管和可操作地連接到該一對(duì)晶體管讀取使能晶體管。讀取使能晶體管連接到第三電壓電平。第二電壓電平使得第一類(lèi)型的信號(hào)電壓的接收在第一方向上調(diào)節(jié)第二位線(xiàn)的電壓，而第二類(lèi)型的信號(hào)電壓的接收在與第一方向相反的第二方向上調(diào)節(jié)第二位線(xiàn)的電壓。第二電壓使信號(hào)電壓以轉(zhuǎn)換電壓為中心。第一電壓電平、第二電壓電平和第三電壓電平是不同的電壓。使用多路復(fù)用器，將來(lái)自多個(gè)DRAM單元中的選定一個(gè)的信號(hào)電壓通過(guò)第一位線(xiàn)傳遞到第二位線(xiàn)。
[0015]根據(jù)本文的方法，使用預(yù)定電勢(shì)的第一電源向全局位線(xiàn)供電。全局位線(xiàn)可操作地連接到感測(cè)器件。感測(cè)器件具有轉(zhuǎn)換電壓。使用感測(cè)器件感測(cè)來(lái)自可操作地連接到全局位線(xiàn)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元的信號(hào)電壓。通過(guò)控制第一電源的輸出電壓，使得第一類(lèi)型的信號(hào)電壓的接收在第一方向上調(diào)節(jié)全局位線(xiàn)的電勢(shì)，而第二類(lèi)型的信號(hào)電壓的接收在與第一方向相反的第二方向上調(diào)節(jié)全局位線(xiàn)的電勢(shì)，來(lái)控制全局位線(xiàn)的電勢(shì)。使信號(hào)電壓在轉(zhuǎn)換電壓上。
[0016]根據(jù)本文的半導(dǎo)體器件，半導(dǎo)體器件包括多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元?；パa(bǔ)金屬氧化物半導(dǎo)體(CMOS)多路復(fù)用器通過(guò)第一位線(xiàn)可操作地連接到多個(gè)DRAM單元中的每一個(gè)。第一晶體管可操作地將第一位線(xiàn)連接到第一電壓。第二位線(xiàn)可操作地連接到CMOS多路復(fù)用器。第二晶體管可操作地將第二位線(xiàn)連接到第二電壓。感測(cè)器件可操作地連接到第二位線(xiàn)。感測(cè)器件包括:具有轉(zhuǎn)換電壓的CMOS反相器，以及可操作地將CMOS反相器連接到第三電壓的第三晶體管。CMOS多路復(fù)用器將來(lái)自多個(gè)DRAM單元中的選定一個(gè)的信號(hào)電壓通過(guò)第一位線(xiàn)傳遞到第二位線(xiàn)。第二電壓被選擇為使得第一類(lèi)型的信號(hào)電壓的接收在第一方向上調(diào)節(jié)第二位線(xiàn)的電壓，而第二類(lèi)型的信號(hào)電壓的接收在與第一方向相反的第二方向上調(diào)節(jié)第二位線(xiàn)的電壓，從而使信號(hào)電壓以轉(zhuǎn)換電壓為中心。第一電壓、第二電壓和第三電壓是不同的電壓。

【專(zhuān)利附圖】

【附圖說(shuō)明】
[0017]從參照附圖的以下詳細(xì)描述中將更好地理解本文的系統(tǒng)和方法，附圖不一定按比例繪制，并且其中:
[0018]圖1是示出本文的系統(tǒng)和方法的電路圖；
[0019]圖2是根據(jù)本文的系統(tǒng)和方法的示出集成電路中的電勢(shì)變化的波形圖；
[0020]圖3是示出本文的方法的流程圖；
[0021]圖4是根據(jù)本文的系統(tǒng)和方法的硬件系統(tǒng)的示意圖；
[0022]圖5是根據(jù)本文的系統(tǒng)和方法的部署系統(tǒng)的示意圖；
[0023]圖6是根據(jù)本文的系統(tǒng)和方法的集成系統(tǒng)的示意圖；
[0024]圖7是根據(jù)本文的系統(tǒng)和方法的按需系統(tǒng)的示意圖；
[0025]圖8是根據(jù)本文的系統(tǒng)和方法的虛擬專(zhuān)用網(wǎng)絡(luò)系統(tǒng)的示意圖；以及
[0026]圖9是根據(jù)本文的系統(tǒng)和方法的虛擬專(zhuān)用網(wǎng)絡(luò)系統(tǒng)的示意圖。

【具體實(shí)施方式】
[0027]圖1示出一般標(biāo)記為111的具有分段式位線(xiàn)結(jié)構(gòu)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)陣列。圖1所示的結(jié)構(gòu)只是示例，并且本領(lǐng)域技術(shù)人員將理解的是，本文所述的系統(tǒng)和方法可隨與圖1相似的任意結(jié)構(gòu)一起應(yīng)用和使用。
[0028]在本示例中，DRAM陣列111包括沿著64條字線(xiàn)(WL〈0>-WL〈63>)布置的集成在相同裸片上的多個(gè)DRAM單元。如本文所使用，對(duì)于嵌入式DRAM，DRAM單元可被稱(chēng)為eDRAM。DRAM陣列111的64位單元的每一組連接到局部位線(xiàn)118，有時(shí)在本文中被稱(chēng)為L(zhǎng)BLt5LBLl 18通過(guò)多路復(fù)用器器件132耦合到全局位線(xiàn)125，有時(shí)在本文中被稱(chēng)為GBL。根據(jù)本文的系統(tǒng)和方法，多路復(fù)用器器件132可包括CMOS多路復(fù)用器。
[0029]為了方便起見(jiàn)，LBL118，64位單元的組，以及多路復(fù)用器器件132在本文中可以被統(tǒng)稱(chēng)為位包135。如圖1的示例中所示,陣列111可包括多個(gè)位包135。例如，圖1示出具有64條字線(xiàn)(WL〈0>-WL〈63>)和4條局部位線(xiàn)(LBL0-LBL3)的陣列111。這產(chǎn)生256個(gè)單元的陣列?？墒褂闷渌麛?shù)量的局部位線(xiàn)；例如，具有64條字線(xiàn)和8條局部位線(xiàn)的陣列111將產(chǎn)生512個(gè)單元的陣列。
[0030]圖1示出LBL118通過(guò)多路復(fù)用器器件132連接到全局位線(xiàn)GBL125。GBL125耦合到單端感測(cè)器件139。
[0031]LBLl 18具有連接在LBL118和地之間的晶體管146。晶體管146提供對(duì)LBL118的電壓預(yù)充電。根據(jù)本文的系統(tǒng)和方法，晶體管146可包括N溝道場(chǎng)效應(yīng)晶體管(NFET)。GBL125具有連接在GBL125和電壓輸入(VGBEQ)之間的晶體管153。如下面進(jìn)一步詳細(xì)描述的，VGBEQ是施加到全局位線(xiàn)的電壓，其在單端感測(cè)器件139的轉(zhuǎn)換電壓的兩側(cè)上均衡DRAM單元的高和低數(shù)據(jù)電平。晶體管153提供對(duì)GBL125的電壓預(yù)充電。VGBEQ的初始值由電路設(shè)計(jì)期間DRAM陣列和感測(cè)系統(tǒng)的電氣建模近似，這取決于第一和第二位線(xiàn)結(jié)構(gòu)上的寄生電容、感測(cè)器件的輸入電容以及DRAM單元中所存儲(chǔ)電荷上發(fā)生的實(shí)際泄漏?？稍诩呻娐吩O(shè)計(jì)期間近似這些值，以計(jì)算VGBEQ的初始值，正如下面進(jìn)一步詳細(xì)描述的?？稍诩呻娐返碾姕y(cè)試期間改善VGBEQ的值。根據(jù)本文的系統(tǒng)和方法，晶體管153可包括P溝道場(chǎng)效應(yīng)晶體管(PFET)。
[0032]單端感測(cè)器件139可以是具有轉(zhuǎn)換電壓的反相器或邏輯門(mén)。DRAM陣列111的單元具有提供期望的電壓電平帶的‘高’和‘低’數(shù)據(jù)電平。選擇VGBEQ電壓電平來(lái)預(yù)充電GBL125的電壓，使得電荷共享使‘高’和‘低’的數(shù)據(jù)電平以轉(zhuǎn)換電壓為中心。
[0033]單端感測(cè)器件139可包括呈反相器結(jié)構(gòu)的一對(duì)晶體管，例如具有NFET160柵極到柵極且漏極到漏極地連接到PFET163的CMOS反相器。NFET160的源極端連接到地，而PFET163的源極端連接到讀取使能晶體管169，該讀取使能晶體管169連接在PFET163和電壓輸入VBLH之間。根據(jù)本文的系統(tǒng)和方法，讀取使能晶體管169可包括PFET。
[0034]圖1所示的電路使用一個(gè)電源(VBLH)來(lái)為單端感測(cè)器件139供電，并使用另一個(gè)電源VGBEQ來(lái)預(yù)充電GBL125。
[0035]多路復(fù)用器器件132可包括互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)多路復(fù)用器，其具有NFET 174源極到源極和漏極到漏極地連接到PFET177。
[0036]根據(jù)本文的系統(tǒng)和方法，全局位線(xiàn)125可耦合到多個(gè)多路復(fù)用器器件132，其中多個(gè)多路復(fù)用器器件132中的每一個(gè)耦合到各自的局部位線(xiàn)118，局部位線(xiàn)118各自連接到多個(gè)DRAM單元。每個(gè)多路復(fù)用器器件132具有不同的譯碼信號(hào)，使得當(dāng)被激活時(shí)，選定的多路復(fù)用器器件132將來(lái)自選定的LBL118的數(shù)據(jù)信號(hào)連接到GBL125。在這種布置中，通過(guò)解碼和選擇所希望的多路復(fù)用器器件132，DRAM單元的陣列111可以被多路復(fù)用到一個(gè)單端感測(cè)器件139。換句話(huà)說(shuō)，選擇單條字線(xiàn)和單個(gè)多路復(fù)用器器件來(lái)選擇單個(gè)DRAM單元。
[0037]圖1所示的示例性電路通過(guò)CMOS多路復(fù)用器器件132將選定的局部位線(xiàn)118連接到全局位線(xiàn)125。局部位線(xiàn)118通過(guò)晶體管146被恢復(fù)到地，以防止DRAM單元電壓的體充電式調(diào)制。全局位線(xiàn)125連接到單端感測(cè)器件139，并且通過(guò)晶體管153預(yù)充電到電平VGBEQ。特別地選擇VGBEQ電平，使得一種類(lèi)型的單元數(shù)據(jù)的接收將在第一方向上移動(dòng)GBL125的電勢(shì)，而相反類(lèi)型的單元數(shù)據(jù)的接收將在與第一方向相反的第二方向上移動(dòng)GBL125的電勢(shì)。
[0038]本文的系統(tǒng)和方法使GBL125的共模數(shù)據(jù)點(diǎn)居中于單端感測(cè)器件139的轉(zhuǎn)換點(diǎn)附近，使得第一類(lèi)型的數(shù)據(jù)將GBL線(xiàn)電勢(shì)移動(dòng)到高于預(yù)充電電平，而與第一類(lèi)型相反類(lèi)型的數(shù)據(jù)將GBL線(xiàn)電勢(shì)移動(dòng)到低于預(yù)充電電平。也就是說(shuō)，通過(guò)改變VGBEQ電壓而改變GBL節(jié)點(diǎn)的共模。
[0039]—提高VGBEQ，使得“O”更努力運(yùn)轉(zhuǎn)以開(kāi)動(dòng)(trip)感測(cè)器件；
[0040]—降低VGBEQ， 使得“I”的數(shù)據(jù)保留裕度減小(margin)。
[0041]在圖1所示的非限制性示例中，64個(gè)DRAM單元連接到局部位線(xiàn)118，它具有電容Clblo在此特定示例中，在讀取操作之前，系統(tǒng)處于預(yù)充電:
[0042]1.所有的字線(xiàn)(WL)為低，
[0043]i1.多路復(fù)用器器件關(guān)閉，
[0044]ii1.局部位線(xiàn)118通過(guò)NFET晶體管146耦合到GND，以及
[0045]iv.全局位線(xiàn)125通過(guò)PFET晶體管153耦合到VGBEQ。
[0046]在讀取操作的開(kāi)始，多個(gè)局部位線(xiàn)之一 118通過(guò)多路復(fù)用器器件132耦合到具有電容Ctm的全局位線(xiàn)125。給定使電荷完全分配的足夠時(shí)間，全局位線(xiàn)的電壓由下式給出:

【權(quán)利要求】
1.一種方法，包括: 將第一位線(xiàn)預(yù)充電到第一電壓電平，多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元通過(guò)所述第一位線(xiàn)可操作地連接到多路復(fù)用器器件的輸入側(cè)； 將第二位線(xiàn)預(yù)充電到第二電壓電平，感測(cè)器件通過(guò)所述第二位線(xiàn)可操作地連接到所述多路復(fù)用器器件的輸出側(cè)，所述感測(cè)器件具有轉(zhuǎn)換電壓并包括:以反相器結(jié)構(gòu)布置的一對(duì)晶體管；和可操作地連接到所述一對(duì)晶體管的讀取使能晶體管，所述讀取使能晶體管連接到第三電壓電平； 選擇所述第二電壓電平，使得第一類(lèi)型的信號(hào)電壓的接收在第一方向上調(diào)節(jié)所述第二位線(xiàn)的電壓，而第二類(lèi)型的所述信號(hào)電壓的接收在與所述第一方向相反的第二方向上調(diào)節(jié)所述第二位線(xiàn)的所述電壓，所述第二電壓使所述信號(hào)電壓以所述轉(zhuǎn)換電壓為中心，所述第一電壓電平、所述第二電壓電平和所述第三電壓電平是不同的電壓；以及 使用所述多路復(fù)用器，將來(lái)自所述多個(gè)DRAM單元中的選定一個(gè)的所述信號(hào)電壓通過(guò)所述第一位線(xiàn)傳遞到所述第二位線(xiàn)。
2.根據(jù)權(quán)利要求1的方法，所述感測(cè)器件包括: N溝道場(chǎng)效應(yīng)晶體管(NFET)，柵極到柵極且漏極到漏極地連接到P溝道場(chǎng)效應(yīng)晶體管(PFET)，所述NFET的源極端連接到地，而所述PFET的源極端連接到所述讀取使能晶體管。
3.根據(jù)權(quán)利要求1的方法，所述多路復(fù)用器包括: 互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)多路復(fù)用器。
4.根據(jù)權(quán)利要求1的方法，還包括使用NFET晶體管將所述第一位線(xiàn)連接到地。
5.根據(jù)權(quán)利要求1的方法，還包括使用PFET晶體管將所述第二位線(xiàn)連接到電源。
6.根據(jù)權(quán)利要求5的方法，還包括將所述PFET晶體管的柵極提升到負(fù)電壓。
7.一種方法，包括: 使用預(yù)定電勢(shì)的第一電源向全局位線(xiàn)供電，所述全局位線(xiàn)可操作地連接到感測(cè)器件，所述感測(cè)器件具有轉(zhuǎn)換電壓； 使用所述感測(cè)器件，感測(cè)來(lái)自可操作地連接到所述全局位線(xiàn)的動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元的信號(hào)電壓；以及 通過(guò)控制所述第一電源的輸出電壓，使得第一類(lèi)型的所述信號(hào)電壓的接收在第一方向上調(diào)節(jié)所述全局位線(xiàn)的所述電勢(shì)，而第二類(lèi)型的所述信號(hào)電壓的接收在與所述第一方向相反的第二方向上調(diào)節(jié)所述全局位線(xiàn)的所述電勢(shì)，來(lái)控制所述全局位線(xiàn)的所述電勢(shì)，使得所述信號(hào)電壓以所述轉(zhuǎn)換電壓為中心。
8.根據(jù)權(quán)利要求7的方法，所述信號(hào)電壓指示所述DRAM單元的狀態(tài)。
9.根據(jù)權(quán)利要求8的方法，所述DRAM單元的所述狀態(tài)是高信號(hào)和低信號(hào)之一，所述方法還包括使所述高信號(hào)和所述低信號(hào)的帶以所述感測(cè)器件的所述轉(zhuǎn)換電壓為中心。
10.根據(jù)權(quán)利要求7的方法，所述向所述全局位線(xiàn)供電還包括將所述第一電源提升到負(fù)電壓。
11.根據(jù)權(quán)利要求7的方法，還包括:使用預(yù)定電勢(shì)的第二電源向所述感測(cè)器件供電，所述第二電源的輸出電壓不同于所述第一電源的所述輸出電壓。
12.根據(jù)權(quán)利要求11的方法，所述感測(cè)器件包括: N溝道場(chǎng)效應(yīng)晶體管(NFET)，柵極到柵極且漏極到漏極地連接到P溝道場(chǎng)效應(yīng)晶體管(PFET)，所述NFET的源極端連接到地，而所述PFET的源極端連接到所述第二電源。
13.根據(jù)權(quán)利要求7的方法，還包括: 使用局部位線(xiàn)將所述DRAM單元連接到所述全局位線(xiàn)，所述局部位線(xiàn)可操作地連接到所述DRAM單元和多路復(fù)用器器件，所述多路復(fù)用器器件可操作地連接到所述全局位線(xiàn)，而所述局部位線(xiàn)被預(yù)充電到地電平。
14.一種半導(dǎo)體器件，包括: 多個(gè)動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)單元； 互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)多路復(fù)用器，通過(guò)第一位線(xiàn)可操作地連接到所述多個(gè)DRAM單元； 第一晶體管，可操作地將所述第一位線(xiàn)連接到第一電壓； 第二位線(xiàn)，可操作地連接到所述CMOS多路復(fù)用器； 第二晶體管，可操作地將所述第二位線(xiàn)連接到第二電壓；以及 感測(cè)器件，可操作地連接到所述第二位線(xiàn)，所述感測(cè)器件包括: CMOS反相器，具有轉(zhuǎn)換電壓；以及 第三晶體管，可 操作地將所述CMOS反相器連接到第三電壓， 所述CMOS多路復(fù)用器將來(lái)自所述多個(gè)DRAM單元中的選定一個(gè)的信號(hào)電壓通過(guò)第一位線(xiàn)傳遞到所述第二位線(xiàn)， 所述第二電壓被選擇成使得第一類(lèi)型的所述信號(hào)電壓的接收在第一方向上調(diào)節(jié)所述第二位線(xiàn)的電壓，而第二類(lèi)型的所述信號(hào)電壓的接收在與所述第一方向相反的第二方向上調(diào)節(jié)所述第二位線(xiàn)的所述電壓，使得所述信號(hào)電壓以所述轉(zhuǎn)換電壓為中心，以及所述第一電壓、所述第二電壓和所述第三電壓是不同的電壓。
15.根據(jù)權(quán)利要求14的半導(dǎo)體器件，所述感測(cè)器件包括: N溝道場(chǎng)效應(yīng)晶體管(NFET)，柵極到柵極且漏極到漏極地連接到P溝道場(chǎng)效應(yīng)晶體管(PFET)，所述NFET的源極端連接到地，而所述PFET的源極端連接到所述第三晶體管，以及所述第三晶體管包括PFET。
16.根據(jù)權(quán)利要求14的半導(dǎo)體器件，所述第一晶體管包括將所述第一位線(xiàn)連接到地的NFET0
17.根據(jù)權(quán)利要求14的半導(dǎo)體器件，所述第二晶體管包括將所述第二位線(xiàn)連接到電源的 PFET。
18.根據(jù)權(quán)利要求17的半導(dǎo)體器件，所述PFET的柵極被提升到負(fù)電壓。
19.根據(jù)權(quán)利要求14的半導(dǎo)體器件，所述信號(hào)電壓指示所述多個(gè)DRAM單元中的所述選定一個(gè)的狀態(tài)。
20.根據(jù)權(quán)利要求14的半導(dǎo)體器件，所述多個(gè)DRAM單元包括嵌入式DRAM。
【文檔編號(hào)】G11C11/4063GK104078077SQ201410117591
【公開(kāi)日】2014年10月1日 申請(qǐng)日期:2014年3月27日 優(yōu)先權(quán)日:2013年3月27日
【發(fā)明者】J·E·小巴爾赫, J·A·費(fèi)菲爾德, M·D·杰昆斯基 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司