專利名稱：具有l(wèi)vds接口的數據隨機存儲器的制作方法
技術領域：
本實用新型屬于半導體器件技術領域，涉及一種存儲器結構，尤其涉及具有LVDS接口的數據隨機存儲器。
背景技術：
存儲器能夠存儲大量的數字信息，對所有的數字系統來說是必不可少的。存儲器已成為眾多超大規(guī)模集成電路中廣泛使用的子系統。對于低壓差分信號傳輸(LVDS)接口高速大容量存儲器芯片，目前國內外尚無類似產品，市場上普通接口的存儲器在數據交換和存儲上是個瓶頸，市場上DDR2之類存儲器件，存儲效率非常低，對于流水的數據不合適。QDR雖然速度很快，但接口協議復雜且存儲深度一般不高。

實用新型內容針對市場僅有DDR接口、QDR接口的數據隨機存儲器，存在存儲效率低、存儲深度淺的技術難題，本實用新型提供一種具有LVDS接口的數據隨機存儲器，其具體結構為:具有LVDS接口的數據隨機存儲器，由第一存儲單元1、第二存儲單元2、第一寄存單元3、第二寄存單元4、LVDS接口單元5、地址編碼單元6、輸入控制單元7和輸出選擇單元8組成；其中，LVDS接口單元5的信號輸出端分別與第一存儲單元1、第二存儲單元2、地址編碼單元6、輸入控制單元7和輸出選擇單元8的信號輸入端連接，地址編碼單元6的信號輸出端與第一存儲單元I的信號輸入端連接，第一存儲單元I的信號輸出端經第一寄存單元3與輸出選擇單元8的信號輸入端相連接；輸入控制單元7的信號輸出端與第二存儲單元2的信號輸入端連接，第二存儲單元2的信號輸出端經第二寄存單元4與輸出選擇單元8的信號輸入端相連接。本實用新型的有益效果是:1、本實用新型極大提高數據存儲和數據交換時的速度和容量；2、本實用新型與FPGA等處理平臺聯合使用，作為處理器的“內存”使用，可進一步提高數據存儲和數據交換的速度和容量；3、本實用新型應用在電子對抗領域中時，可實現對AD后超寬帶I/Q數據存儲，進而實現對信號原始樣本的精細分析，實現目標識別等功能；4、本實用新型可配套具有LVDS接口的AD轉換芯片一同使用，降低具有LVDS接口的AD轉換芯片的設計難度，并可直接、簡潔地實現高速大容量的數據存儲。

圖1是本實用新型的電路結構框圖。圖2是圖1中各功能單元接口的連接關系示意圖。圖中序號為:第一存儲單元1、第二存儲單元2、第一寄存單元3、第二寄存單元4、LVDS接口單元5、地址編碼單元6、輸入控制單元7和輸出選擇單元8。[0013]具體實施方式
現結合附圖詳細說明本實用新型的結構。參見圖1，設有LVDS接口的數據隨機存儲器，由第一存儲單元1、第二存儲單元2、第一寄存單元3、第二寄存單元4、LVDS接口單元5、地址編碼單元6、輸入控制單元7和輸出選擇單元8組成；其中，LVDS接口單元5的信號輸出端分別與第一存儲單元1、第二存儲單元2、地址編碼單元6、輸入控制單元7和輸出選擇單元8的信號輸入端連接，地址編碼單元6的信號輸出端與第一存儲單元I的信號輸入端連接，第一存儲單元I的信號輸出端經第一寄存單元3與輸出選擇單元8的信號輸入端相連接；輸入控制單元7的信號輸出端與第二存儲單元2的信號輸入端連接，第二存儲單元2的信號輸出端經第二寄存單元4與輸出選擇單元8的信號輸入端相連接。參見圖2,在第一存儲模單兀I上設有一號地址口 A_l、一號片選開關口 Ce_l、一號第一片選口 Ce0_l、一號第二片選口 Cel_l、一號第三片選口 Ce2_l、一號時鐘口 Clk_l、一號讀寫波口 Wen_l、一號數據輸入口 D_1和一號數據輸出口 Q_1 ；在第二存儲單元2上設有二號地址口 A_2、二號片選開關口 Ce_2、二號第一片選口 Ce0_2、二號第二片選口 Cel_2、二號第三片選口 Ce2_2、二號時鐘口 Clk_2、二號讀寫波口Wen_2、二號數據輸入口 D_2和二號數據輸出口 Q_2 ；在LVDS接口單元5上設有接口單元地址口 Addr、接口單元片選口 CeO、接口單元片選口 Cel、接口單元片選口 Ce2、接口單元讀寫波口 Wen、接口單元數據口 Din、接口單元時鐘口 Clk和接口單元模式選擇口 Mode ；上述接口的連接關系具體為:接口單元地址口 Addr分別與地址編碼單元6和輸出選擇單元8相連接；地址編碼單元6分別與一號地址口 A_l、一號片選開關口 Ce_l、二號地址口 A_2和二號片選開關口 Ce_2相連接；接口單元片選口 CeO分別與一號第一片選口Ce0_l和二號第一片選口 Ce0_2相連接；接口單元片選口 Cel分別與一號第二片選口 Cel_l和二號第二片選口 Cel_2相連接；接口單元片選口 Ce2分別與一號第三片選口 Ce2_l和二號第三片選口 Ce2_2相連接；接口單元時鐘口 Clk分別與一號時鐘口 Clk_l、第一寄存器3、第二寄存器4、輸入控制單元7、和輸出選擇單元8相連接；接口單元讀寫波口 Wen分別與一號讀寫波口 Wen_l和二號讀寫波口 Wen_2相連接；接口單元數據口 Din分別與一號數據輸入口 D_1和二號數據輸入口 D_2相連接；接口單元模式選擇口 Mode分別與輸入控制單元7和輸出選擇單元8相連接。使用時，由輸入控制單元7控制第一存儲單元I和第二存儲單元2對數據采用單沿采樣還是雙沿采樣。在單沿采樣模式下，數據在時鐘的上升沿被寫進第一存儲單元I和第二存儲單元2，并以相同的方式在輸出選擇單元8的控制下讀出；在雙沿采樣模式下，數據在時鐘的上升沿和下降沿被同時寫進存儲模塊，即在時鐘的上升沿寫進第一存儲單元1，在時鐘的下降沿寫進第二存儲單元2，并以相同的方式在輸出選擇單元8的控制下讀出，有效地提高了存儲模塊的數據吞吐能力。
權利要求1.具有LVDS接口的數據隨機存儲器，其特征在于，由第一存儲單元(I)、第二存儲單元(2)、第一寄存單元(3)、第二寄存單元(4)、LVDS接口單元(5)、地址編碼單元(6)、輸入控制單元(7 )和輸出選擇單元(8 )組成；其中，LVDS接口單元(5 )的信號輸出端分別與第一存儲單元(I)、第二存儲單元(2)、地址編碼單元(6)、輸入控制單元(7)和輸出選擇單元(8)的信號輸入端連接，地址編碼單元(6)的信號輸出端與第一存儲單元(I)的信號輸入端連接，第一存儲單元(I)的信號輸出端經第一寄存單元(3)與輸出選擇單元(8)的信號輸入端相連接；輸入控制單元(7)的信號輸出端與第二存儲單元(2)的信號輸入端連接，第二存儲單元(2)的信號輸出端經第二寄存單元(4)與輸出選擇單元(8)的信號輸入端相連接。
專利摘要針對DDR接口或QDR接口的數據隨機存儲器所存在的存儲效率低、存儲深度淺的技術難題，本實用新型提供一種具有LVDS接口的數據隨機存儲器，由第一存儲單元、第二存儲單元、第一寄存單元、第二寄存單元、數據接口單元、地址編碼單元、輸入控制單元和輸出選擇單元組成，在輸入控制單元的控制下，對數據進行單沿或雙沿采樣。本實用新型的有益效果是由于采用了高速差分數據傳輸，具有數據讀取速度快、抗干擾能力強的特點。
文檔編號G11C7/10GK203055458SQ20132003900
公開日2013年7月10日 申請日期2013年1月25日 優(yōu)先權日2013年1月25日
發(fā)明者宋何娟, 洪一, 張 杰, 趙斌, 陸俊峰 申請人:中國電子科技集團公司第三十八研究所