專利名稱：一種包含多存儲模塊的存儲器結(jié)構(gòu)及其控制方法
一種包含多存儲模塊的存儲器結(jié)構(gòu)及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及計算機技術(shù)領(lǐng)域，特別涉及一種包含多存儲模塊的存儲器結(jié)構(gòu)及其控制方法。
背景技術(shù)：
如圖1所示，為包含多個存儲模塊的存儲器內(nèi)部結(jié)構(gòu)的示意圖。其中I為芯片全局控制器和芯片外部接口控制模塊，2為陣列控制模塊，3為行控制模塊，4為列控制模塊，5為存儲陣列。陣列控制模塊2，行控制模塊3，列控制模塊4，存儲陣列5組成了包含存儲模塊及其控制模塊的基礎(chǔ)模塊。將該基礎(chǔ)模塊根據(jù)需要重復(fù)多次后組成整個存儲器的存儲陣列，所有的這些基礎(chǔ)模塊都是由芯片全局控制器和芯片外部接口控制模塊I控制，芯片全局控制器和芯片外部接口控制模塊1，陣列控制模塊2，行控制模塊3，列控制模塊4，存儲陣列5組成存儲器。在陣列控制模塊2中，有一些用于產(chǎn)生延遲信號的延遲模塊，隨著存儲器中存儲模塊個數(shù)的增多，這些延遲模塊被重復(fù)的次數(shù)也就越多?？紤]到功耗和面積的要求，這種重復(fù)是不可接受的。因此采用本發(fā)明控制方式用于減少這些延遲模塊的個數(shù)。

發(fā)明內(nèi)容本發(fā)明的目的在于提供一種包含多存儲模塊的存儲器結(jié)構(gòu)及其控制方法，用于減少包含多存儲模塊的存儲器結(jié)構(gòu)中延遲模塊的個數(shù)，以減少功耗和芯片面積。為了實現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:
一種包含多存儲模塊的存儲器結(jié)構(gòu)，包括多個存儲模塊和一個連接所述多個存儲模塊的延遲電路；所述延遲電路包括:命令解碼控制模塊、延遲模塊、若干存儲模塊地址解碼器和鎖存器、若干延遲信號鎖存器和輸出器和用于選擇存儲模塊的地址線；存儲模塊地址解碼器和鎖存器、延遲信號鎖存器和輸出器的數(shù)量均與存儲模塊的數(shù)量相同；用于選擇存儲模塊的地址線連接所有存儲模塊地址解碼器和鎖存器，存儲模塊地址解碼器和鎖存器通過對應(yīng)的存儲模塊選擇信號線連接對應(yīng)的延遲信號鎖存器和輸出器；延遲信號鎖存器和輸出器通過對應(yīng)的延遲后的存儲模塊控制線連接對應(yīng)的存儲模塊；命令解碼控制模塊的激活信號線直接連接所有存儲模塊地址解碼器和鎖存器，激活信號線連接延遲模塊的輸入端，延遲模塊的輸出端段連接所有延遲信號鎖存器和輸出器；命令解碼控制模塊的關(guān)閉信號線直接連接所有存儲模塊地址解碼器和鎖存器和延遲信號鎖存器和輸出器。本發(fā)明進一步的改進在于:每個存儲模塊包括一個存儲陣列和連接該存儲陣列的一個陣列控制模塊和一個行控制模塊，延遲電路連接所有存儲模塊的存儲陣列。本發(fā)明進一步的改進在于:所有存儲模塊中均未設(shè)置延遲模塊。本發(fā)明進一步的改進在于:所述一種包含多存儲模塊的存儲器結(jié)構(gòu)只包括一個延遲電路。本發(fā)明進一步的改進在于:所述一種包含多存儲模塊的存儲器結(jié)構(gòu)包括至少兩個存儲模塊。本發(fā)明進一步的改進在于:所述延遲電路設(shè)置于所述存儲模塊外部。一種包含多存儲模塊的存儲器結(jié)構(gòu)的控制方法，包括:當(dāng)系統(tǒng)發(fā)出激活命令時，命令解碼控制模塊產(chǎn)生的激活信號通過激活信號線傳輸給所有存儲模塊地址解碼器和鎖存器和延遲模塊；該激活信號將用于選擇存儲模塊的地址線上的存儲模塊地址BA〈2:0>在存儲模塊地址解碼器和鎖存器中解碼得到對應(yīng)存儲模塊的選擇信號置高，每一個地址對應(yīng)一個選擇信號和一個延遲后的存儲模塊控制信號；激活信號通過延遲模塊產(chǎn)生延遲信號輸出給所有延遲信號鎖存器和輸出器，該延遲信號將對應(yīng)存儲模塊地址解碼器和鎖存器輸出的選擇信號鎖存在存儲模塊地址解碼器和鎖存器中產(chǎn)生延遲后的存儲模塊控制信號；當(dāng)系統(tǒng)發(fā)出關(guān)閉命令時，命令解碼控制模塊產(chǎn)生關(guān)閉信號；關(guān)閉信號通過關(guān)閉信號線傳輸給所有存儲模塊地址解碼器和鎖存器和延遲信號鎖存器和輸出器，該關(guān)閉信號將用于選擇存儲模塊的地址線上的存儲模塊地址BA〈2: 0>在存儲模塊地址解碼器和鎖存器和延遲信號鎖存器和輸 出器中解碼得到對應(yīng)存儲模塊的選擇信號和延遲后的存儲模塊控制信號置低，每一個地址對應(yīng)一個選擇信號和延遲后的存儲模塊控制信號。相對于現(xiàn)有技術(shù)，本發(fā)明具有以下有益效果:本發(fā)明一種包含多存儲模塊的存儲器結(jié)構(gòu)及其控制方法，通過將現(xiàn)有多存儲模塊中所有延遲模塊去除，而在存儲模塊之外的芯片全局控制器和芯片外部接口控制模塊中增加一個延遲電路來控制所有存儲模塊；以此有效的降低存儲器的功耗和面積。

圖1為現(xiàn)有包含多存儲模塊的存儲器結(jié)構(gòu)示意圖；圖2為新的延遲電路的結(jié)構(gòu)示意圖；圖3為圖2所示延遲電路的控制方式圖。
具體實施方式下面結(jié)合附圖對本發(fā)明的實施方式做進一步描述。請參閱圖1至圖3所示，本發(fā)明一種包含多存儲模塊的存儲器結(jié)構(gòu)，包括多個存儲模塊和一個延遲電路。每個存儲模塊包括一個存儲陣列和連接該存儲陣列的一個陣列控制模塊和一個行控制模塊，延遲電路連接所有存儲模塊的存儲陣列。本發(fā)明將所有在圖1中的陣列控制模塊2中重復(fù)的延遲模塊去除，而在芯片全局控制器和芯片外部接口控制模塊I中采用一個新的延遲電路產(chǎn)生延遲信號，并將產(chǎn)生的延遲信號傳遞給所有的存儲模塊。但是在存儲器中由于系統(tǒng)的要求，有可能多個存儲模塊在相隔較短時間內(nèi)會相繼進行操作，或者在某個或某幾個存儲模塊保持操作狀態(tài)的同時對其它存儲模塊進行操作。如在DRAM存儲器中，可能會連續(xù)激活多個存儲模塊或在某一個或某幾個存儲模塊保持在激活狀態(tài)時，激活其它存儲模塊。為解決該問題，本發(fā)明延遲電路采用如圖2所示的電路結(jié)構(gòu)和圖3中所示的控制方式。請參閱圖2所述，本發(fā)明中的延遲電路包括:命令解碼控制模塊C0MBLK、延遲模塊TimerCTimer是從圖1中陣列控制模塊2移出的延遲模塊)、若干存儲模塊地址解碼器和鎖存器RC_BNKSTATE、若干延遲信號鎖存器和輸出器RC_SASTATE和用于選擇存儲模塊的地址線。本發(fā)明中存儲模塊地址解碼器和鎖存器RC_BNKSTATE、延遲信號鎖存器和輸出器RC_SASTATE的數(shù)量均與存儲模塊的數(shù)量相同；用于選擇存儲模塊的地址線連接所有存儲模塊地址解碼器和鎖存器RC_BNKSTATE，存儲模塊地址解碼器和鎖存器RC_BNKSTATE通過對應(yīng)的存儲模塊選擇信號線連接對應(yīng)的延遲信號鎖存器和輸出器RC_SASTATE (圖2中只是示意性的畫出了存儲模塊選擇信號線Bnksel〈0> Bnksel〈7>);延遲信號鎖存器和輸出器RC_SASTATE通過對應(yīng)的延遲后的存儲模塊控制線連接對應(yīng)的存儲模塊的存儲陣列(圖2中只是示意性的畫出了延遲后的存儲模塊控制線sae〈0> sae〈7>);命令解碼控制模塊COMBLK的激活信號線clact直接連接所有存儲模塊地址解碼器和鎖存器RC_BNKSTATE，激活信號線clact連接延遲模塊Timer的輸入端，延遲模塊Timer的輸出端段連接所有延遲信號鎖存器和輸出器RC_SASTATE ;命令解碼控制模塊COMBLK的關(guān)閉信號線clpre直接連接所有存儲模塊地址解碼器和鎖存器RC_BNKSTATE和延遲信號鎖存器和輸出器RC_SASTATEο請參閱圖3所示，本發(fā)明一種包含多存儲模塊的存儲器結(jié)構(gòu)的控制方法，包括:當(dāng)系統(tǒng)發(fā)出激活命令時，命令解碼控制模塊COMBLK產(chǎn)生的激活信號通過激活信號線clact傳輸給所有存儲模塊地址解碼器和鎖存器RC_BNKSTATE和延遲模塊Timer ;該激活信號將用于選擇存儲模塊的地址線上的存儲模塊地址BA〈2:0>在存儲模塊地址解碼器和鎖存器RC_BNKSTATE中解碼得到對應(yīng)存儲模塊的選擇信號Bnksel置高，每一個地址對應(yīng)一個選擇信號Bnksel和一個延遲后的存儲模塊控制信號sae。激活信號通過延遲模塊Timer產(chǎn)生延遲信號Clat_dly輸出給所有延遲信號鎖存器和輸出器RC_SASTATE，該延遲信號Clat_dly將對應(yīng)存儲模塊地址解碼器和鎖存器RC_BNKSTATE輸出的選擇信號Bnksel鎖存在存儲模塊地址解碼器和鎖存器RC_SASTATE中產(chǎn)生延遲后的存儲模塊控制信號sae。當(dāng)系統(tǒng)發(fā)出關(guān)閉命令時，命令解碼控制模塊COMBLK產(chǎn)生關(guān)閉信號；關(guān)閉信號通過關(guān)閉信號線clpre傳輸給所有存儲模塊地址解碼器和鎖存器RC_BNKSTATE和延遲信號鎖存器和輸出器RC_SASTATE，該關(guān)閉信號將用于選擇存儲模塊的地址線上的存儲模塊地址BA〈2: 0>在存儲模塊地址解碼器和鎖存器RC_BNKSTATE和延遲信號鎖存器和輸出器RC_SASTATE中解碼得到對應(yīng)存儲模塊的選擇信號Bnksel和延遲后的存儲模塊控制信號sae置低，每一個地址對應(yīng)一個選擇信號Bnksel和延遲后的存儲模塊控制信號 sae。
權(quán)利要求
1.一種包含多存儲模塊的存儲器結(jié)構(gòu)，其特征在于，包括多個存儲模塊和一個連接所述多個存儲模塊的延遲電路；所述延遲電路包括:命令解碼控制模塊(COMBLK)、延遲模塊(Timer)、若干存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)、若干延遲信號鎖存器和輸出器(RC_SASTATE)和用于選擇存儲模塊的地址線；存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)、延遲信號鎖存器和輸出器(RC_SASTATE)的數(shù)量均與存儲模塊的數(shù)量相同；用于選擇存儲模塊的地址線連接所有存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)，存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)通過對應(yīng)的存儲模塊選擇信號線連接對應(yīng)的延遲信號鎖存器和輸出器(RC_SASTATE);延遲信號鎖存器和輸出器(RC_SASTATE)通過對應(yīng)的延遲后的存儲模塊控制線連接對應(yīng)的存儲模塊；命令解碼控制模塊(COMBLK)的激活信號線(clact)直接連接所有存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)，激活信號線(clact)連接延遲模塊(Timer)的輸入端，延遲模塊(Timer)的輸出端段連接所有延遲信號鎖存器和輸出器(RC_S ASTATE);命令解碼控制模塊(COMBLK)的關(guān)閉信號線(clpre)直接連接所有存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)和延遲信號鎖存器和輸出器(RC_SASTATE)。
2.根據(jù)權(quán)利要求1所述的一種包含多存儲模塊的存儲器結(jié)構(gòu)，其特征在于，每個存儲模塊包括一個存儲陣列和連接該存儲陣列的一個陣列控制模塊和一個行控制模塊，延遲電路連接所有存儲模塊的存儲陣列。
3.根據(jù)權(quán)利要求1所述的一種包含多存儲模塊的存儲器結(jié)構(gòu)，其特征在于，所有存儲模塊中均未設(shè)置延遲模塊。
4.根據(jù)權(quán)利要求1所述的一種包含多存儲模塊的存儲器結(jié)構(gòu)，其特征在于，所述一種包含多存儲模塊的存儲器結(jié)構(gòu)只包括一個延遲電路。
5.根據(jù)權(quán)利要求1所述的一種包含多存儲模塊的存儲器結(jié)構(gòu)，其特征在于，所述一種包含多存儲模塊的存儲器結(jié)構(gòu)包括至少兩個存儲模塊。
6.根據(jù)權(quán)利要求1所述的一種包含多存儲模塊的存儲器結(jié)構(gòu)，其特征在于，所述延遲電路設(shè)置于所述存儲模塊外部。
7.權(quán)利要求1所述的一種包含多存儲模塊的存儲器結(jié)構(gòu)的控制方法，其特征在于，包括: 當(dāng)系統(tǒng)發(fā)出激活命令時，命令解碼控制模塊(COMBLK)產(chǎn)生的激活信號通過激活信號線(clact)傳輸給所有存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)和延遲模塊(Timer)；該激活信號將用于選擇存儲模塊的地址線上的存儲模塊地址BA〈2:0>在存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)中解碼得到對應(yīng)存儲模塊的選擇信號(Bnksel)置高，每一個地址對應(yīng)一個選擇信號(Bnksel)和一個延遲后的存儲模塊控制信號(sae);激活信號通過延遲模塊(Timer)產(chǎn)生延遲信號(Clat_dly)輸出給所有延遲信號鎖存器和輸出器(RC_SASTATE),該延遲信號(Clat_dly)將對應(yīng)存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)輸出的選擇信號(Bnksel)鎖存在存儲模塊地址解碼器和鎖存器(RC_SASTATE)中產(chǎn)生延遲后的存儲模塊控制信號(sae)； 當(dāng)系統(tǒng)發(fā)出關(guān)閉命令時，命令解碼控制模塊(COMBLK)產(chǎn)生關(guān)閉信號；關(guān)閉信號通過關(guān)閉信號線(clpre)傳輸給所有存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)和延遲信號鎖存器和輸出器(RC_SASTATE )，該關(guān)閉信號將用于選擇存儲模塊的地址線上的存儲模塊地址BA<2:0>在存儲模塊地址解碼器和鎖存器(RC_BNKSTATE)和延遲信號鎖存器和輸出器(RC_SASTATE)中解碼得到對應(yīng) 存儲模塊的選擇信號(Bnksel)和延遲后的存儲模塊控制信號(sae)置低，每一個地址對應(yīng)一個選擇信號(Bnksel)和延遲后的存儲模塊控制信號(sae)。
全文摘要
本發(fā)明提供一種包含多存儲模塊的存儲器結(jié)構(gòu)及其控制方法，包括多個存儲模塊和延遲電路；延遲電路包括命令解碼控制模塊、延遲模塊、若干存儲模塊地址解碼器和鎖存器、若干延遲信號鎖存器和輸出器和用于選擇存儲模塊的地址線；存儲模塊地址解碼器和鎖存器、延遲信號鎖存器和輸出器的數(shù)量均與存儲模塊的數(shù)量相同；用于選擇存儲模塊的地址線連接所有存儲模塊地址解碼器和鎖存器，存儲模塊地址解碼器和鎖存器連接對應(yīng)的延遲信號鎖存器和輸出器；延遲信號鎖存器和輸出器連接對應(yīng)的存儲模塊。本發(fā)明將現(xiàn)多存儲模塊中所有延遲模塊去除，而在存儲模塊之外增加一個延遲電路來控制所有存儲模塊；以降低存儲器的功耗和面積。
文檔編號G11C8/12GK103177755SQ20131009815
公開日2013年6月26日 申請日期2013年3月25日 優(yōu)先權(quán)日2013年3月25日
發(fā)明者亞歷山大, 俞冰 申請人:西安華芯半導(dǎo)體有限公司