專利名稱：一種脈沖寄存器的實(shí)現(xiàn)結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種脈沖寄存器的實(shí)現(xiàn)結(jié)構(gòu)，屬于嵌入式處理器中寄存器的設(shè)計(jì)和制造領(lǐng)域。
背景技術(shù)：
由單源輸入形成的雙相或多相時(shí)鐘系統(tǒng)中，由于各個(gè)相位時(shí)鐘布線的物理差別， 導(dǎo)致各個(gè)相位的時(shí)鐘負(fù)載電容不同出現(xiàn)時(shí)鐘偏差，導(dǎo)致出現(xiàn)時(shí)鐘重疊的現(xiàn)象。以雙相時(shí)鐘 為例，CLK與 CLK都為0時(shí)稱為時(shí)鐘(0-0)重疊，都為1時(shí)稱為時(shí)鐘(1-1)重疊。在時(shí)鐘重 疊的情況下，傳統(tǒng)結(jié)構(gòu)的主從寄存器會(huì)產(chǎn)生誤動(dòng)作，既而引起應(yīng)用系統(tǒng)的邏輯錯(cuò)誤。例如， 傳統(tǒng)結(jié)構(gòu)的CMOS傳輸門主從寄存器，在(0-0)重疊期內(nèi)使主從兩級(jí)傳輸路徑同時(shí)導(dǎo)通，使 得輸入數(shù)據(jù)直接傳送到輸出端，從而使輸出可能切換到由系統(tǒng)噪聲決定的一個(gè)值，引起邏 輯錯(cuò)誤。因此，為了避免由于時(shí)鐘重疊引起的主從寄存器錯(cuò)誤以及提高寄存器的工作速度， 人們對(duì)寄存器的結(jié)構(gòu)進(jìn)行了很多改進(jìn)，如CMOS寄存器、TSPC寄存器等，都有效的避免了時(shí) 鐘重疊引起的寄存器誤動(dòng)作，但引入了新的問(wèn)題，對(duì)寄存器中晶體管的尺寸比例要求高，不 便于實(shí)現(xiàn)。其中AMD公司在其AMD-K6處理器中宣稱采用了一種新的寄存器結(jié)構(gòu)即脈沖寄 存器，有效的克服了上述缺點(diǎn)，但其工程化的結(jié)構(gòu)未有詳細(xì)資料可尋。國(guó)內(nèi)對(duì)于脈沖寄存器 的設(shè)計(jì)少有報(bào)道，有的只是對(duì)其在概念和基礎(chǔ)結(jié)構(gòu)上的簡(jiǎn)單介紹，未有可實(shí)用的結(jié)構(gòu)報(bào)道。

發(fā)明內(nèi)容
本發(fā)明的技術(shù)解決問(wèn)題是克服現(xiàn)有技術(shù)的不足，提供一種可工程化應(yīng)用的脈沖 寄存器的實(shí)現(xiàn)結(jié)構(gòu)，可靠性高，應(yīng)用范圍廣泛，可有效降低應(yīng)用系統(tǒng)的動(dòng)態(tài)與靜態(tài)功耗。本發(fā)明的技術(shù)解決方案是一種脈沖寄存器的實(shí)現(xiàn)結(jié)構(gòu)，包括第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、 第九PMOS管、第十PMOS管、第i^一 PMOS管、第十二 PMOS管、第十三PMOS管、第十四PMOS 管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七 NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管、第十三 NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第一 PMOS管的柵端接時(shí)鐘信號(hào) CLK,第一 PMOS管的源端接電源，第一 PMOS管的漏端接第二 PMOS管的源端，第二 PMOS管的 柵端接寄存輸入信號(hào)D，第二 PMOS管的漏端接第一 NMOS管的漏端，第一 NMOS管的柵端接第 七PMOS管、第八PMOS管和第八NMOS管的共漏端，第一 NMOS管的源端接第二 NMOS管的漏 端，第二 NMOS管的柵端接第二 PMOS管的柵端，第二 NMOS管的源端接第三NMOS管的漏端， 第三NMOS管的柵端接使能信號(hào)EN，第三NMOS管的源端接地；第三PMOS管的柵端接使能信 號(hào)EN，第三PMOS管的源端接電源，第三PMOS管的漏端接第四PMOS管的柵端，第四PMOS管 的源端接電源，第四PMOS管的漏端接第四NMOS管的漏端，第四NMOS管的柵端接第四PMOS 管的柵端和第三PMOS管的漏端，第四NMOS管的源端接地 ’第五PMOS管源端接電源，第五 PMOS管的柵端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第五PMOS管的漏端接第六PMOS管的源端，第六PMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第六PMOS 管的漏端接第五NMOS管、第三PMOS管的共漏端，第五NMOS管的柵端接時(shí)鐘信號(hào)CLK，第五 NMOS管的源端接第六NMOS管的漏端，第六NMOS管的柵端接第四PMOS管、第四NMOS管的 共漏端，第六NMOS管的源端接第七NMOS管的漏端，第七NMOS管的柵端接使能信號(hào)EN，第 七NMOS管的源端接地；第七PMOS管的源端接電源，第七PMOS管的柵端接第三PMOS管的漏 端，第八PMOS管源端接電源，第八PMOS管的柵端接時(shí)鐘CLK，第七PMOS管與第八PMOS管共 漏端接第八NMOS管的漏端，第八NMOS管的柵端接第三PMOS管的漏端，第八NMOS管的源端 接第九NMOS管的漏端，第九NMOS管的柵端接時(shí)鐘信號(hào)CLK，第九NMOS管的源端接地；第九 PMOS管的源端接電源，第九PMOS管的柵端接第七PMOS管、第八PMOS管與第八WOS管的 共漏端，第九PMOS管的漏端接第十PMOS管的源端，第十PMOS管的柵端接第四PMOS管與第 四NMOS管的共漏端，第十PMOS管的漏端接第十NMOS管的漏端，第十NMOS管的柵端接第四 PMOS管與第四NMOS管的共漏端，第十NMOS管的源端接第十一 NMOS管的漏端，第十一 NMOS 管的柵端接時(shí)鐘信號(hào)CLK，第十一 NMOS管的源端接第十二 NMOS管的漏端，第十二 NMOS管 的柵端接使能信號(hào)EN，第十二 NMOS 管的源端接地；第十一 PMOS管的柵端接使能信號(hào)EN，第 十一 PMOS管的源端接電源，第十一 PMOS管的漏端接第十二 PMOS管的柵端，第十二 PMOS管 的源端接電源，第十二 PMOS管的漏端接第十三NMOS管的漏端，第十三NMOS管的柵端接第 十二 PMOS管的柵端和第十一 PMOS管的漏端，第十三NMOS管的源端接地；第十三PMOS管的 源端接電源，第十三PMOS管的柵端接時(shí)鐘信號(hào)CLK，第十三PMOS管的漏端接第十四PMOS管 的源端，第十四PMOS管與第十四NMOS管共柵端接第十二 PMOS管與第十三NMOS管的共漏 端，第十四PMOS管與第十四NMOS管共漏端接第十一 PMOS管的漏端，第十四NMOS管的源端 接第十五NMOS管的漏端，第十五NMOS管的柵端接第七PMOS管、第八PMOS管與第八NMOS 管的共漏端，第十五NMOS管的源端接第十六NMOS管的漏端，第十六NMOS管的柵端接使能 信號(hào)EN，第十六NMOS管的源端接地；第十二 PMOS管與第十三NMOS管的共漏端定義為輸出 端Q，第十一 PMOS管、第十四PMOS管與第十四NMOS管的共漏端定義為反向輸出端QN，當(dāng)時(shí) 鐘信號(hào)CLK出現(xiàn)上升沿時(shí)觸發(fā)寄存輸入信號(hào)D，使能信號(hào)EN高有效，當(dāng)使能信號(hào)EN為高時(shí)， 寄存器輸出根據(jù)寄存輸入信號(hào)D正常動(dòng)作，當(dāng)使能信號(hào)EN為低時(shí)，寄存器輸出恒定為Q = 0，QN = 1。本發(fā)明與現(xiàn)有技術(shù)相比的有益效果是(1)本發(fā)明實(shí)現(xiàn)的脈沖寄存器采用與輸入數(shù)據(jù)相關(guān)的采樣時(shí)鐘產(chǎn)生機(jī)制，產(chǎn)生寄 存器的采樣脈沖，以保證正邊沿寄存器在時(shí)鐘負(fù)邊沿及低電平期間，輸出Q、QN保持穩(wěn)定， 且只在時(shí)鐘信號(hào)上升沿之前進(jìn)行數(shù)據(jù)的采樣，有效地避免了傳統(tǒng)結(jié)構(gòu)的主從寄存器在時(shí)鐘 重疊的情況下的誤動(dòng)作，使得工作狀態(tài)可控、穩(wěn)定，提高了應(yīng)用系統(tǒng)的可靠性。(2)相比較C2MOS寄存器、TSPC寄存器每個(gè)管子的比例都要根據(jù)負(fù)載情況實(shí)時(shí)調(diào) 整的應(yīng)用過(guò)程，本發(fā)明提出的脈沖寄存器采用了靜態(tài)鎖存結(jié)構(gòu)，尺寸比例要求不高。(3)同步系統(tǒng)中，全局時(shí)鐘負(fù)載的動(dòng)態(tài)功耗是系統(tǒng)功耗的主要來(lái)源，本發(fā)明提出 的脈沖寄存器采用本地采樣時(shí)鐘產(chǎn)生機(jī)制，減小了全局時(shí)鐘的負(fù)載，從而減小了全局時(shí)鐘 負(fù)載的動(dòng)態(tài)功耗；同時(shí)脈沖寄存器中第一級(jí)的數(shù)據(jù)輸入路徑(P2、N2)、第一級(jí)的反饋數(shù)據(jù) 輸入路徑(P6、N6)、第二級(jí)的數(shù)據(jù)輸入路徑(ΡΙΟ、N10)、第二級(jí)的反饋數(shù)據(jù)輸入路徑(P14、 N14)均采用了 PMOS與NMOS對(duì)稱數(shù)據(jù)輸入方式，可有效降低脈沖寄存器的靜態(tài)功耗。而且，脈沖寄存器中第一級(jí)的數(shù)據(jù)輸入路徑、第一級(jí)的反饋數(shù)據(jù)輸入路徑、第二級(jí)的數(shù)據(jù)輸入路 徑、第二級(jí)的反饋數(shù)據(jù)輸入路徑均設(shè)置了使能控制管(N3、N7、m2、m6、P3、Pll)，從而在脈 沖寄存器未使能的情況下，進(jìn)一步降低了脈沖寄存器的靜態(tài)功耗。


圖1為本發(fā)明的結(jié)構(gòu)示意圖。
具體實(shí)施例方式下面結(jié)合附圖和具體實(shí)施例對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明如圖1所示，本發(fā)明實(shí)現(xiàn)的寄存器結(jié)構(gòu)由14個(gè)PMOS管(以下PMOS簡(jiǎn)寫為P)，16 個(gè)NMOS管組成(以下NMOS簡(jiǎn)寫為N)，Pl的柵端接時(shí)鐘信號(hào)CLK，Pl的源端接電源，Pl的 漏端接P2的源端，P2的柵端接數(shù)據(jù)信號(hào)D，P2的漏端接m的漏端，Nl的柵端接P7、P8、N8 的共漏端，Nl的源端接N2的漏端，N2的柵端接P2的柵端共數(shù)據(jù)信號(hào)D，N2的源端接N3的 漏端，N3的柵端接使能信號(hào)EN，N3的源端接地；P3的柵端接使能信號(hào)EN，P3的源端接電 源，P3的漏端接P4的柵端，P4的源端接電源，P4的漏端接N4的漏端，N4的柵端接P4的柵 端和P3的漏端，N4的源端接地；P5源端接電源，P5的柵端接P7、P8、N8的共漏端，P5的漏 端接P6的源端，P6的柵端接P4與N4的共漏端，P6的漏端接N5的漏端同時(shí)接P3的漏端， N5的柵端接時(shí)鐘信號(hào)CLK，N5的源端接N6的漏端，N6的柵端接P4、N4的共漏端，N6的源 端接N7的漏端，N7的柵端接使能信號(hào)EN，N7的源端接地；P7的源端接電源，P7的柵端接 P3的漏端，P8源端接電源，P8的柵端接時(shí)鐘CLK，P7與P8共漏端接N8的漏端，N8的柵端 接P3的漏端，N8的源端接N9的漏端，N9的柵端接時(shí)鐘CLK，N9的源端接地；P9的源端接電 源，P9的柵端接P7、P8、N8的共漏端，P9的漏端接PlO的源端，PlO的柵端接P4與N4的共 漏端，Pio的漏端接mo的漏端，NlO柵端接P4與N4的共漏端，NlO的源端接mi的漏端， Nll的柵端接時(shí)鐘CLK，Nll的源端接W2的漏端，N12的柵端接使能信號(hào)EN，N12的源端接 地；Pll的柵端接使能信號(hào)EN，Pll的源端接電源，Pll的漏端接P12的柵端，P12的源端接 電源，P12的漏端接W3的漏端，N13的柵端接P12的柵端和Pll的漏端，N13的源端接地； P13的源端接電源，P13的柵端接時(shí)鐘CLK，P13的漏端接P14的源端，P14與N14共柵端接 P12與N13的共漏端，P14與N14共漏端接Pll的漏端，N14的源端接附5的漏端，N15的柵 端接P7、P8、N8的共漏端，N15的源端接W6的漏端，N16的柵端接使能信號(hào)EN，N16的源端 接地；P12與N13的共漏端定義為輸出端Q，Pll、P14、N14的共漏端定義為輸出端QN。本發(fā)明實(shí)現(xiàn)的寄存器的工作過(guò)程和原理如下寄存器的輸入為寄存輸入信號(hào)D、 時(shí)鐘信號(hào)CLK、使能信號(hào)EN，寄存輸出信號(hào)為Q、反相輸出信號(hào)為QN ；時(shí)鐘信號(hào)CLK上升沿觸 發(fā)寄存器輸入信號(hào)D，使能信號(hào)EN高有效，當(dāng)使能信號(hào)EN為高時(shí)，寄存器輸出根據(jù)輸入數(shù)據(jù) D正常動(dòng)作；當(dāng)使能信號(hào)EN為低時(shí)，寄存器輸出恒定為Q = 0，QN= 1。寄存器鎖存分為兩 級(jí)，第一級(jí)鎖存由 P1、P2、P3、P4、P5、P6、N1、N2、N3、N4、N5、N6、N7 構(gòu)成，其中，P1、P2、P3 與 NUN2.N3形成第一級(jí)鎖存的輸入通道與控制；P4、P5、P6、N5、N6、N7形成第一級(jí)的鎖存體。 第二級(jí)鎖存由 P9、P10、PlU P12、P13、P14、N10、Nil、N12、N13、N14、N15、N16 構(gòu)成，其中， P9、P10、P11與N10、N11、N12形成第二級(jí)鎖存的輸入通道與控制；P12、P13、P14、N13、N14、 N15、N16形成第二級(jí)的鎖存體。寄存器的采樣脈沖產(chǎn)生電路由P7、P8、N8、N9構(gòu)成。在CLK=O期間，輸入數(shù)據(jù)D的變化到達(dá)第一級(jí)鎖存的輸出點(diǎn)(即P4、N4的共漏端)要經(jīng)過(guò)P1， P2以及P4或N4，而CLK = 0只通過(guò)P8即可使寄存器的采樣脈沖為1，也就是說(shuō)，寄存器的 采樣脈沖在第一級(jí)鎖存的輸出點(diǎn)變化之前，就穩(wěn)定為高電平。此時(shí)，第一級(jí)鎖存電路對(duì)數(shù)據(jù) D進(jìn)行了采樣，CLK = 0以及寄存器的采樣脈沖使第二級(jí)鎖存電路被封鎖，保證此時(shí)輸出Q 與QN不會(huì)發(fā)生改變。在CLK = 1期間，正邊沿寄存器的第一級(jí)鎖存要進(jìn)行保持，不進(jìn)行采 樣，本文提出的脈沖寄存器結(jié)構(gòu)保證了第一級(jí)鎖存工作的正確性。假設(shè)第一級(jí)鎖存保存的 值為低電平0，此時(shí)，寄存器的采樣脈沖為1，這使第一級(jí)鎖存電路只能采樣高電平信號(hào)，通 過(guò)N4，使第一級(jí)鎖存的輸出點(diǎn)仍然為低電平0，等效如同沒(méi)有進(jìn)行新信號(hào)的采樣；若第一級(jí) 鎖存保存的值為低電平1，寄存器的采樣脈沖為0，第一級(jí)鎖存電路被封鎖，不進(jìn)行任何信 號(hào)的采樣，保證了第一級(jí)鎖存的存儲(chǔ)信號(hào)不會(huì)改變。
本發(fā)明實(shí)現(xiàn)的脈沖寄存器采用與輸入數(shù)據(jù)相關(guān)的采樣時(shí)鐘產(chǎn)生機(jī)制，產(chǎn)生寄存器 的采樣脈沖，以保證正邊沿寄存器在時(shí)鐘負(fù)邊沿及低電平期間，輸出Q、QN保持穩(wěn)定，且只 在時(shí)鐘信號(hào)上升沿之前進(jìn)行數(shù)據(jù)的采樣，有效地避免了傳統(tǒng)結(jié)構(gòu)的主從寄存器在時(shí)鐘重疊 的情況下的誤動(dòng)作，使得工作狀態(tài)可控、穩(wěn)定，提高了應(yīng)用系統(tǒng)的可靠性。相比較C2MOS寄 存器、TSPC寄存器每個(gè)管子的比例都要根據(jù)負(fù)載情況實(shí)時(shí)調(diào)整的應(yīng)用過(guò)程，本發(fā)明提出的 脈沖寄存器采用了靜態(tài)鎖存結(jié)構(gòu)，因此尺寸比例要求不高，例如，本文提出的脈沖寄存器的 所有晶體管均可采用同一尺寸，功能正確(XFAB 0. 25um工藝，N管與P管均采用W = O. 5um L = O. 25im的尺寸，流片已驗(yàn)證正確)，因此，其便于跨工藝平臺(tái)實(shí)現(xiàn)，增加了應(yīng)用的廣泛 性。在同步系統(tǒng)中，全局時(shí)鐘負(fù)載的動(dòng)態(tài)功耗是系統(tǒng)功耗的主要來(lái)源，本發(fā)明提出的脈沖寄 存器采用本地采樣時(shí)鐘產(chǎn)生機(jī)制，減小了全局時(shí)鐘的負(fù)載，從而減小了全局時(shí)鐘負(fù)載的動(dòng) 態(tài)功耗；同時(shí)脈沖寄存器(見(jiàn)圖1)中第一級(jí)的數(shù)據(jù)輸入路徑(P2、N2)、第一級(jí)的反饋數(shù)據(jù) 輸入路徑(P6、N6)、第二級(jí)的數(shù)據(jù)輸入路徑(ΡΙΟ、N10)、第二級(jí)的反饋數(shù)據(jù)輸入路徑(P14、 N14)均采用了 PMOS與NMOS對(duì)稱數(shù)據(jù)輸入方式，可有效降低脈沖寄存器的靜態(tài)功耗。而且， 脈沖寄存器中第一級(jí)的數(shù)據(jù)輸入路徑、第一級(jí)的反饋數(shù)據(jù)輸入路徑、第二級(jí)的數(shù)據(jù)輸入路 徑、第二級(jí)的反饋數(shù)據(jù)輸入路徑均設(shè)置了使能控制管(N3、N7、m2、m6、P3、Pll)，從而在脈 沖寄存器未使能的情況下，進(jìn)一步降低了脈沖寄存器的靜態(tài)功耗。綜上，本發(fā)明實(shí)現(xiàn)的寄存 器減少了應(yīng)用系統(tǒng)中時(shí)鐘的負(fù)載，同時(shí)各路徑均有使能控制，數(shù)據(jù)的輸入、鎖存輸入、反饋 輸入均采用CMOS對(duì)稱方式，可有效降低應(yīng)用系統(tǒng)的動(dòng)態(tài)與靜態(tài)功耗。本發(fā)明未詳細(xì)描述內(nèi)容為本領(lǐng)域技術(shù)人員公知技術(shù)。
權(quán)利要求
一種脈沖寄存器的實(shí)現(xiàn)結(jié)構(gòu)，其特征在于包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管和第十六NMOS管；第一PMOS管的柵端接時(shí)鐘信號(hào)CLK，第一PMOS管的源端接電源，第一PMOS管的漏端接第二PMOS管的源端，第二PMOS管的柵端接寄存輸入信號(hào)D，第二PMOS管的漏端接第一NMOS管的漏端，第一NMOS管的柵端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第一NMOS管的源端接第二NMOS管的漏端，第二NMOS管的柵端接第二PMOS管的柵端，第二NMOS管的源端接第三NMOS管的漏端，第三NMOS管的柵端接使能信號(hào)EN，第三NMOS管的源端接地；第三PMOS管的柵端接使能信號(hào)EN，第三PMOS管的源端接電源，第三PMOS管的漏端接第四PMOS管的柵端，第四PMOS管的源端接電源，第四PMOS管的漏端接第四NMOS管的漏端，第四NMOS管的柵端接第四PMOS管的柵端和第三PMOS管的漏端，第四NMOS管的源端接地；第五PMOS管源端接電源，第五PMOS管的柵端接第七PMOS管、第八PMOS管和第八NMOS管的共漏端，第五PMOS管的漏端接第六PMOS管的源端，第六PMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第六PMOS管的漏端接第五NMOS管、第三PMOS管的共漏端，第五NMOS管的柵端接時(shí)鐘信號(hào)CLK，第五NMOS管的源端接第六NMOS管的漏端，第六NMOS管的柵端接第四PMOS管、第四NMOS管的共漏端，第六NMOS管的源端接第七NMOS管的漏端，第七NMOS管的柵端接使能信號(hào)EN，第七NMOS管的源端接地；第七PMOS管的源端接電源，第七PMOS管的柵端接第三PMOS管的漏端，第八PMOS管源端接電源，第八PMOS管的柵端接時(shí)鐘CLK，第七PMOS管與第八PMOS管共漏端接第八NMOS管的漏端，第八NMOS管的柵端接第三PMOS管的漏端，第八NMOS管的源端接第九NMOS管的漏端，第九NMOS管的柵端接時(shí)鐘信號(hào)CLK，第九NMOS管的源端接地；第九PMOS管的源端接電源，第九PMOS管的柵端接第七PMOS管、第八PMOS管與第八NMOS管的共漏端，第九PMOS管的漏端接第十PMOS管的源端，第十PMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第十PMOS管的漏端接第十NMOS管的漏端，第十NMOS管的柵端接第四PMOS管與第四NMOS管的共漏端，第十NMOS管的源端接第十一NMOS管的漏端，第十一NMOS管的柵端接時(shí)鐘信號(hào)CLK，第十一NMOS管的源端接第十二NMOS管的漏端，第十二NMOS管的柵端接使能信號(hào)EN，第十二NMOS管的源端接地；第十一PMOS管的柵端接使能信號(hào)EN，第十一PMOS管的源端接電源，第十一PMOS管的漏端接第十二PMOS管的柵端，第十二PMOS管的源端接電源，第十二PMOS管的漏端接第十三NMOS管的漏端，第十三NMOS管的柵端接第十二PMOS管的柵端和第十一PMOS管的漏端，第十三NMOS管的源端接地；第十三PMOS管的源端接電源，第十三PMOS管的柵端接時(shí)鐘信號(hào)CLK，第十三PMOS管的漏端接第十四PMOS管的源端，第十四PMOS管與第十四NMOS管共柵端接第十二PMOS管與第十三NMOS管的共漏端，第十四PMOS管與第十四NMOS管共漏端接第十一PMOS管的漏端，第十四NMOS管的源端接第十五NMOS管的漏端，第十五NMOS管的柵端接第七PMOS管、第八PMOS管與第八NMOS管的共漏端，第十五NMOS管的源端接第十六NMOS管的漏端，第十六NMOS管的柵端接使能信號(hào)EN，第十六NMOS管的源端接地；第十二PMOS管與第十三NMOS管的共漏端定義為輸出端Q，第十一PMOS管、第十四PMOS管與第十四NMOS管的共漏端定義為反向輸出端QN，當(dāng)時(shí)鐘信號(hào)CLK出現(xiàn)上升沿時(shí)觸發(fā)寄存輸入信號(hào)D，使能信號(hào)EN高有效，當(dāng)使能信號(hào)EN為高時(shí)，寄存器輸出根據(jù)寄存輸入信號(hào)D正常動(dòng)作，當(dāng)使能信號(hào)EN為低時(shí)，寄存器輸出恒定為Q＝0，QN＝1。
全文摘要
本發(fā)明公開(kāi)了一種脈沖寄存器的實(shí)現(xiàn)結(jié)構(gòu)，主要由14個(gè)PMOS管和16個(gè)NMOS管組成，當(dāng)時(shí)鐘信號(hào)CLK出現(xiàn)上升沿時(shí)觸發(fā)寄存輸入信號(hào)D，使能信號(hào)EN高有效，當(dāng)使能信號(hào)EN為高時(shí)，寄存器輸出根據(jù)寄存輸入信號(hào)D正常動(dòng)作，當(dāng)使能信號(hào)EN為低時(shí)，寄存器輸出恒定為Q＝0，QN＝1。由本發(fā)明實(shí)現(xiàn)的寄存器可消除時(shí)鐘重疊時(shí)寄存器的誤動(dòng)作，動(dòng)作狀態(tài)可控、穩(wěn)定，應(yīng)用系統(tǒng)的可靠性高；本發(fā)明在實(shí)現(xiàn)時(shí)，晶體管的尺寸比例要求不高，便于跨工藝平臺(tái)實(shí)現(xiàn)，增加了應(yīng)用的廣泛性；本發(fā)明實(shí)現(xiàn)的寄存器減少了應(yīng)用系統(tǒng)中時(shí)鐘的負(fù)載，同時(shí)各路徑均有使能控制，數(shù)據(jù)的輸入、鎖存輸入、反饋輸入均采用CMOS對(duì)稱方式，可有效降低應(yīng)用系統(tǒng)的動(dòng)態(tài)與靜態(tài)功耗。
文檔編號(hào)G11C19/28GK101866696SQ20101013795
公開(kāi)日2010年10月20日 申請(qǐng)日期2010年3月30日 優(yōu)先權(quán)日2010年3月30日
發(fā)明者車德亮 申請(qǐng)人:北京時(shí)代民芯科技有限公司;中國(guó)航天科技集團(tuán)公司第九研究院第七七二研究所