專利名稱：非易失性存儲器裝置及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體存儲器裝置，并且更具體地，涉及非易失性存儲器裝置、并入該裝置的計算系統(tǒng)和該裝置的操作方法。
背景技術(shù)：
越來越多的電子設(shè)備采用非易失性存儲器裝置。例如，非易失性存儲器裝置廣泛地用作數(shù)字拍攝裝置、移動電話、便攜攝像機、閃速存儲器卡、和固態(tài)驅(qū)動器(SSD)中的存儲組件。非易失性存儲器包括閃速存儲器。通常，閃速存儲器裝置具有非易失性特性并且能夠電編程和擦除數(shù)據(jù)。隨著近來在如大容量
存儲元件或代碼存儲器的應(yīng)用中對大容量和高存取速度的需要，閃速存儲器已得到大的關(guān)注。閃速存儲器裝置通常可被分類為NAND和NOR類型。典型的NAND閃速存儲器裝置包括由浮柵晶體管形成的存儲器單元陣列。該存儲器單元陣列包括多個存儲器塊。每個存儲器塊包括浮柵晶體管串(在下文中被稱為"NAND串")。每個串包括串選擇晶體管、地選擇晶體管、和連接在串和地選擇晶體管之間的多個存儲器單元。典型地，多個字線被布置為與串交叉。每個字線耦合到其跨過的串的浮柵單元晶體管的控制柵極。
典型的NOR閃速存儲器裝置的單元陣列具有如下結(jié)構(gòu)其中多個存儲器單元耦合到位線。相比而言，NOR閃速存儲器裝置在編程和讀取模式下可以比NAND閃速存儲器裝置更快地操作。因此，NOR閃速存儲器裝置廣泛地用于需要高速操作的應(yīng)用中。然而，NOR閃速存儲器裝置一般提供比NAND閃速存儲器裝置更低的集成密度。為了克服存儲容量的限制，對于該存儲部件已采用多電平單元(在下文中被稱為"MLC" ) 。 MLC能夠存儲多比特數(shù)據(jù)，這可以克服集成密度的物理限制。圖1是示出存儲2比特(MSB和LSB)的多電平單元的閾值電壓分布及其對應(yīng)的數(shù)據(jù)值的曲線圖。參考圖l，MLC"ll"、 "01"、"10"、和"00"的數(shù)據(jù)值按順序?qū)?yīng)于各個閾值電壓。編程操作從"11"開始，其對應(yīng)于擦除狀態(tài)。存儲器單元被編程為具有與閾值電壓分布對應(yīng)的四個狀態(tài)"11" 、 "01" 、 "10"、和"00"中的一個狀態(tài)。首先將描述用于對最低有效比特(LSB)編程的過程。基于該LSB，存儲器單元的閾值電壓保持在擦除狀態(tài)或者變?yōu)閷?yīng)于狀態(tài)"10"的電平。例如，如果LSB數(shù)據(jù)是"1"，則存儲器單元的閾值電壓保持在擦除狀態(tài)，或者如果LSB數(shù)據(jù)是"0"，則存儲器單元的閾值電壓升高到對應(yīng)于狀態(tài)"10"的閾值。下一步對最高有效比特(MSB)編程。處于狀態(tài)"10"的存儲器單元基于MSB被編程為具有狀態(tài)"00"或者狀態(tài)"10"。具體地，處于狀態(tài)"10"的存儲器單元在MSB數(shù)據(jù)是"0"的條件下被編程為具有狀態(tài)"00"，或者在MSB數(shù)據(jù)是"1"的條件下被編程為具有狀態(tài)"10"。處于狀態(tài)"11"的存儲器單元基于MSB保持該狀態(tài)或者被編程為具有狀態(tài)"01"。具體地，處于狀態(tài)"11"的存儲器單元在MSB數(shù)據(jù)是"0"的條件下被編程為具有狀態(tài)"01"，或者在MSB是"1"的條件下保持在狀態(tài)"11"。這樣，可以將多比特數(shù)據(jù)編程到
單位存儲器單元中?？偠灾紫葘SB編程，隨后對MSB編程。
然而，由于半導(dǎo)體存儲器裝置的集成密度逐漸提高，存儲
器單元之間的干擾逐漸變成問題。該干擾可能使已被編程的存儲器單元的閾值電壓由于施加到與其相鄰的其他存儲器單元的編程電壓而改變。該閾值電壓改變可能導(dǎo)致對應(yīng)的數(shù)據(jù)改變。該閾值電壓的變化在
MLC中可能是特別成問題的，這是因為在MLC中對應(yīng)于不同數(shù)據(jù)值的閾值電壓范圍之間的間隔相比于單電平單元(SLC)中的該間隔典型地是較窄的。出于該原因，期望減少由于該干擾出現(xiàn)的閾值電壓的變化。

發(fā)明內(nèi)容
本發(fā)明的某些實施例提供了非易失性存儲器裝置，其包括存儲器單元陣列，該存儲器單元陣列包括第一存儲器單元和相鄰
的第二存儲器單元；以及數(shù)據(jù)輸入/輸出電路，該數(shù)據(jù)輸入/輸出電路被
配置成將第一存儲器單元作為m比特單元操作并且將第二存儲器單元作為n比特單元操作，其中m不等于n。第一存儲器單元和第二存儲器單元可以是連接到相同的字線或相同的位線的相鄰的單元。存儲器單元陣列可以包括與第一存儲器單元相鄰的第三存儲器單元并且數(shù)據(jù)輸入/輸出電路可進一步被配置成將第三存儲器單
元作為k比特單元操作。第一存儲器單元和第二存儲器單元可以連接到相同的字線并且第一存儲器單元和第三存儲器單元可以連接到相同的位線。在某些實施例中，m可以大于n并且k可以等于n。根據(jù)額外的實施例，數(shù)據(jù)輸入/輸出電路可被配置成在存儲器塊寫操作中在對第一存儲器單元的最后比特編程之前完成第三存儲器單元的編程。在進一步的實施例中，數(shù)據(jù)輸入/輸出電路可被配置成在存儲器塊寫操作中在對第一存儲器單元的最后比特編程之前完成第
7二存儲器單元和第三存儲器單元的編程。在某些實施例中，m等于l并且n等于2。數(shù)據(jù)輸入/輸出
電路可被配置成在對第一存儲器單元的第一比特編程之前對第二存儲
器單元預(yù)先編程并且在對第一存儲器單元的第一比特編程之后對第二存儲器單元重新編程。在又進一步的實施例中，數(shù)據(jù)輸入/輸出電路可被配置成響應(yīng)于檢測到對于第一存儲器單元的擦除操作的數(shù)目滿足預(yù)定準則而將第一存儲器單元作為j比特單元操作，其中j小于n。在某些實施例中，j可以等于m。本發(fā)明的進一步的實施例提供了操作非易失性存儲器裝置的方法，該非易失性存儲器裝置包括存儲器單元陣列，該存儲器單元陣列包括第一存儲器單元和相鄰的第二存儲器單元。該方法包括將第一存儲器單元作為m比特單元操作并且將第二存儲器單元作為n比特單元操作，其中m不等于n。該方法可以進一步包括在存儲器塊寫操作中在對第一存儲器單元的最后比特編程之前完成第二存儲器單元的編程。在某些實施例中，m等于l并且n等于2。在某些實施例中，該方法可以進一步包括對第二存儲器單元預(yù)先編程，在對第二存儲器
單元預(yù)先編程之后對第一存儲器單元的第一比特編程并且在對第一存儲器單元的第一比特編程之后對第二存儲器單元重新編程。該方法還
可以包括響應(yīng)于檢測到對于第一存儲器單元的擦除操作的數(shù)目滿足預(yù)定準則而將第一存儲器單元作為j比特單元操作，其中j小于n。額外的實施例提供了一種包括非易失性存儲器裝置的計算系統(tǒng)，該非易失性存儲器裝置包括存儲器單元陣列，該存儲器單元陣列包括第一存儲器單元和相鄰的第二存儲器單元；以及數(shù)據(jù)輸入/輸出電路，該數(shù)據(jù)輸入/輸出電路被配置成將第一存儲器單元作為m比特單元操作并且將第二存儲器單元作為n比特單元操作，其中m不等于n。該計算系統(tǒng)進一步包括被配置成使用該非易失性存儲器裝置作為存儲元件的主機。


現(xiàn)將參考附圖描述本發(fā)明的非限制性的和非詳盡的實施例，除非另外指明，否則在不同的附圖中相同的附圖標記指相同的組
件。在附圖中圖1是示出2比特多電平單元的閾值電壓分布和與之對應(yīng)的數(shù)據(jù)值的圖形圖；圖2是根據(jù)本發(fā)明的某些實施例的存儲器系統(tǒng)的框圖；圖3是根據(jù)本發(fā)明的某些實施例的用于圖2的存儲器系統(tǒng)的存儲器單元陣列的示意圖；圖4是說明根據(jù)本發(fā)明的某些實施例的用于對圖3的存儲器單元陣列編程的操作的示意圖；圖5是說明根據(jù)本發(fā)明的某些實施例的用于對圖3的存儲器單元陣列編程的操作的示意圖；圖6是根據(jù)本發(fā)明的進一步的實施例的用于圖2的存儲器系統(tǒng)的存儲器單元陣列的示意圖；圖7是說明根據(jù)本發(fā)明的某些實施例的用于將多電平單元轉(zhuǎn)換為單電平單元的操作的流程圖；圖8是包括根據(jù)本發(fā)明的某些實施例的閃速存儲器裝置的計算系統(tǒng)的示意圖；圖9是根據(jù)本發(fā)明的某些實施例的固態(tài)盤(SSD)系統(tǒng)的示意圖；圖10是根據(jù)本發(fā)明的進一步的實施例的存儲器系統(tǒng)的示意圖；以及圖11是根據(jù)本發(fā)明的又進一步的實施例的存儲器系統(tǒng)的示意圖。
具體實施方式
下文將描述本發(fā)明的優(yōu)選實施例，其在示出和說明根據(jù)本發(fā)明的某些實施例的結(jié)構(gòu)特征和操作特征時示例性地牽涉閃速存儲器裝置。然而，本發(fā)明可以具體化為不同的形式并且不應(yīng)被解釋為限于此處闡述的實施例。而是，這些實施例被提供使得本公開內(nèi)容將是徹底的和完整的，并且將全面地向本領(lǐng)域的技術(shù)人員傳達本發(fā)明的范圍。在附圖通篇中相同的附圖標記指相同的部件。圖2是根據(jù)本發(fā)明的某些實施例的存儲器系統(tǒng)的框圖。參考圖2，存儲器系統(tǒng)100包括主機110、存儲器控制器120、和閃速存儲器130。閃速存儲器130包括存儲器單元陣列131和數(shù)據(jù)輸入/輸出電路132。數(shù)據(jù)輸入/輸出電路132進行操作用于將數(shù)據(jù)從存儲器控制器120傳輸?shù)酱鎯ζ鲉卧嚵?31中和將數(shù)據(jù)從存儲器單元陣列131傳輸?shù)酱鎯ζ骺刂破?20。存儲器單元陣列131包括多個非易失性存儲器單元。存儲器控制器120自主機IIO接收數(shù)據(jù)和寫命令，并且作為響應(yīng)，控制閃速存儲器130將數(shù)據(jù)寫入存儲器單元陣列131中。存儲器控制器120還使閃速存儲器130能夠遵從始發(fā)自主機110的讀命令而自存儲器單元陣列131讀取數(shù)據(jù)。閃速存儲器130以頁為單位執(zhí)行編程操作。存儲器控制器120在編程操作期間將數(shù)據(jù)頁傳輸?shù)介W速存儲器130。數(shù)據(jù)輸入/輸出電路132臨時存儲自存儲器控制器120加載的數(shù)據(jù)并且將加載的數(shù)據(jù)編程到選定頁中。在完成編程操作之后，存儲器控制器120執(zhí)行程序驗證操作以驗證數(shù)據(jù)已被正確地編程。如果檢測到程序失效，則通過增加的編程電壓來重復(fù)進行編程和程序驗證操作。在以該方式完成一頁數(shù)據(jù)(即，頁數(shù)據(jù))的編程之后，接收新數(shù)據(jù)并且新的編程操作開始。圖3是根據(jù)本發(fā)明的某些實施例的用于圖2中示出的系統(tǒng)的存儲器單元陣列131的電路圖。字線WL1、 WL2、 WL3、 WL4、 WL5與奇數(shù)和偶數(shù)位線交叉。通過激活選擇信號SEL一E來選擇奇數(shù)位線。通過激活選擇信號SEL一O來選擇偶數(shù)位線。連接到奇數(shù)位線的存儲器單元以與存儲在連接到偶數(shù)位線的存儲器單元中的頁數(shù)據(jù)不同的形式來存儲頁數(shù)據(jù)。例如，奇數(shù)編號的存儲器單元Mll、 M13、...以不同于偶數(shù)編號的存儲器單元M12、 M14、...的形式來存儲數(shù)據(jù)。在所說明的實施例中，以不同形式存儲數(shù)據(jù)比特的存儲器單元被布置成交替的模式。參考圖3，存儲器單元Mll作為存儲1比特數(shù)據(jù)的SLC操作，而存儲器單元M12作為存儲2比特數(shù)據(jù)的MLC操作。存儲器單元M21作為存儲1比特數(shù)據(jù)的SLC操作，而存儲器單元M22作為存儲2比特數(shù)據(jù)的MLC操作。盡管該實施例示出使用2比特MLC，但是本發(fā)明不限于該2比特MLC的使用。特別地，在某些實施例中，可以使用存儲n比特數(shù)據(jù)(n是整數(shù))的較高階的MLC。在該實施例中，SLC和MLC沿行和列交替布置。如圖3中說明的，SLC Mil和M13在行方向中被布置在與MLC M12相鄰的相對側(cè)，并且SLCM22在列方向中被布置為與MLCM12相鄰。如后面描述的，MLC的MSB可以在對其相鄰的(一個或多個)SLC編程之后被編程。MSB數(shù)據(jù)意味著被編程到MLC中的最后的頁。例如，4比特MLC的MSB數(shù)據(jù)對應(yīng)于被編程到其中的第四頁，并且1比特SLC的MSB數(shù)據(jù)對應(yīng)于被編程到其中的第一頁。由此，可能抑制由于施加到與MLC相鄰的SLC的編程電壓引起的對MLC的干擾?，F(xiàn)將描述根據(jù)本發(fā)明的某些實施例的關(guān)于閃速存儲器的編程操作。參考圖4，標注在存儲器單元Mll、 M12、 ...、 M54上的編號指示存儲在其中的頁編號。例如，由于存儲器單元Mll、 M13、...是SLC，因此它們僅存儲一個頁(頁#0)。由于存儲器單元M12、M14、...是2比特MLC，因此它們存儲兩個頁(頁#1和#4)。因此，字線總共能夠接入三個頁。在所說明的實施例中，按照頁編號的順序執(zhí)行編程操作。首先將頁糾編程到存儲器單元M11、 M13、…中，將頁#1以LSB的形式編程到存儲器單元M12、M14、...中。將頁#2編程到存儲器單元M22、M24、...中，將頁#3以LSB的形式編程到存儲器單元M21、 M23、...中。將頁糾以MSB的形式編程到存儲器單元M12、 M14、...中。使用這些編程操作，可以減小存儲器單元之間的干擾。例如，存儲器單元M12以LSB的形式存儲頁#1并且以MSB的形式存儲頁#4。存儲器單元M12受來自相鄰的存儲器單元Mll、 M13、M21、 M22和M23的編程的干擾的影響。具體地，存儲器單元M12可能主要受來自沿字線方向(即，行方向)與其相鄰的存儲器單元Mil和M13和來自沿位線方向(即，列方向)與其相鄰的存儲器單元M22的編程的干擾的影響。由于沿對角線方向與存儲器單元M12相鄰的存儲器單元M21和M23是相對較遠的，因此可以假設(shè)來自這些單元的編程的干擾是不太顯著的。根據(jù)本發(fā)明的某些實施例，對存儲器單元M12的影響可限于來自在對角線上與其相鄰的存儲器單元M21和M23的干擾。詳細地，當頁#7被存儲在沿對角線方向與存儲器單元M12相鄰的存儲器單元M21和M23中時，存儲器單元M12可能會受到來自編程電壓的干擾的影響。在該情況中，由于沿行和列方向與存儲器單元M12相鄰的存儲器單元已被完全編程，因此減少了對存儲器單元M12的干擾。由于沿對角線方向與存儲器單元M12相鄰的存儲器單元M21和M23相比于分別沿字線和位線方向與存儲器單元M12相鄰的存儲器單元Mil和M13、和M22距離更遠，因此存儲器單元M21和M23的干擾不會引起存儲器單元M12的麻煩。因此，本發(fā)明的編程方法可以抑制存儲器單元之間的干擾。這可以改善非易失性存儲器裝置的可靠性。圖5示出了根據(jù)本發(fā)明的進一步的實施例的編程操作。在這些實施例中，SLC在兩個操作中被編程。例如，首先以頁#0對存儲器單元Mll、 M12、...進行預(yù)先編程。通過預(yù)先編程操作，存儲器單元Mll、 M12、...的閾值電壓升高，但是仍保持低于目標閾值電壓。隨后，在頁#3的編程之后，在對頁#4編程之前對存儲器單元Mll、M13、…重新編程。由于該重新編程處理，可能使存儲器單元免于由頁#1和#3的編程引起的干擾。相似地，在對頁#6編程之后在對頁#7編程之前，對頁#2重新編程。該技術(shù)可以有效地抑制MLC的編程對SLC的干擾。圖6是根據(jù)本發(fā)明的進一步的實施例的用于圖2中示出的系統(tǒng)的存儲器單元陣列的詳細電路圖。參考圖6，存儲器單元陣列131b包括k比特MLC和n比特MLC。在這些實施例中，"n"大于"k"。在這些實施例中，n比特MLC的MSB在沿行和列方向與其相鄰的k比特MLC的MSB之后被編程。S卩，n比特MLC M12的MSB晚于k比特MLC Mll、 M13、和M22的MSB被編程。例如，4比特MLC M12的MSB在3比特MLC Mll、 M13、和M22的MSB之
后被編程。由此，對n比特MLC的干擾可限于來自在對角線上與其相鄰的其他n比特MLC的編程的干擾。這可以改善半導(dǎo)體存儲器裝置的可靠性。圖7是示出根據(jù)本發(fā)明的某些實施例的用于將多電平單元轉(zhuǎn)換為單電平單元的過程的流程圖。在這些實施例中，存儲器塊包括SLC和MLC。對于閃速存儲器，以存儲器塊為單位執(zhí)行擦除操作。因此，單位存儲器塊的SLC和MLC在給定的擦除操作中被共同擦除。通常，SLC在耐久性方面不同于MLC，耐久性即確保存儲器單元正常功能的最大擦除次數(shù)。例如，如果存儲器單元的耐久性是一萬次(10000)擦除操作，則當存儲器單元被擦除超過10000次時不能確保其正常功能。MLC通常具有低于SLC的耐久性。因此，即使在存儲器塊中SLC仍是可操作的，但是該存儲器塊中的MLC可能是失效的。因此，可能期望調(diào)節(jié)對MLC的擦除次數(shù)(在下文中被稱為"擦除計數(shù)")。根據(jù)本發(fā)明的某些實施例，當MLC的擦除計數(shù)達到參考計數(shù)時，MLC可被轉(zhuǎn)換為SLC以繼續(xù)使用。參考圖7，在步驟S110中檢測擦除計數(shù)。該擦除計數(shù)意指針對存儲器塊己發(fā)生的擦除操作的數(shù)目。參考圖2，擦除計數(shù)可以被存儲在閃速存儲器130的存儲器單元陣列131中或者在存儲器控制器120中。在步驟S120中，確定擦除計數(shù)是否超過參考計數(shù)。如果擦除計數(shù)超過參考計數(shù)，則步驟S130開始，其中存儲器塊的MLC被轉(zhuǎn)換為SLC。 MLC可以根據(jù)擦除計數(shù)被轉(zhuǎn)換為SLC，這可以減少由MLC不具有能力所引起的可靠性的劣化。然而，本發(fā)明的實施例不限于MLC向SLC的轉(zhuǎn)換。在某些實施例中，n比特MLC可以根據(jù)擦除計數(shù)被轉(zhuǎn)換為m比特MLC (其中m小于n)。例如，4比特MLC還可以根據(jù)擦除計數(shù)被轉(zhuǎn)換為3比特MLC。圖8是包括根據(jù)本發(fā)明的某些實施例的閃速存儲器裝置的計算系統(tǒng)200的示意性框圖。參考圖8，計算系統(tǒng)200包括處理器210、存儲器控制器220、輸入元件230、輸出元件240、閃速存儲器250、和主存儲器元件260。在該圖中，雙向箭頭表示系統(tǒng)總線，數(shù)據(jù)或命令通過該系統(tǒng)總線被傳輸。
存儲器控制器220和閃速存儲器裝置250可以被包括在存儲器卡中。處理器210、輸入元件230、輸出元件240、和主存儲器元件260可以被包括在使用該存儲器卡作為存儲元件的主機中。計算系統(tǒng)200通過輸入元件230 (例如，鍵盤或拍攝裝置)自外部源接收數(shù)據(jù)。輸入數(shù)據(jù)可以是用戶命令或多媒體數(shù)據(jù)，諸如拍攝裝置所獲取的圖像數(shù)據(jù)。輸入數(shù)據(jù)被存儲在閃速存儲器250或主存儲器元件260中。處理器210進行處理的結(jié)果被存儲在閃速存儲器250或主存儲器元件260中。輸出元件240輸出來自閃速存儲器250或主存儲器元件260的數(shù)據(jù)。例如，輸出元件240輸出具有人可視形式的數(shù)據(jù)。輸出元件940包括顯示器裝置或揚聲器。如上文描述的根據(jù)本發(fā)明的某些實施例的編程操作可以應(yīng)用于閃速存儲器250。該操作可以改善閃速存儲器250的可靠性，這可以改善計算系統(tǒng)200的可靠性。可以通過許多不同方式中的任何方式來封裝閃速存儲器250和/或存儲器控制器220。例如，閃速存儲器250和/或存儲器控制器220可以以下列形式封裝層疊封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(PDIP)、管芯疊片(Die in Waffle Pack)、晶片形式管芯、板上芯片
(COB)、陶瓷雙列直插封裝(CERDIP)、塑料四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外形封裝(SOIC)、縮小外形封裝
(SSOP)、薄型小外形封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)級封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)、晶片級加工層疊封裝(WSP)、或晶片級加工封裝(WSP)。盡管圖中沒有示出，但是本領(lǐng)域的技術(shù)人員可以理解，需
15要電源為計算系統(tǒng)200供電。并且，如果計算系統(tǒng)200是移動裝置，則可進一步需要電池為其供電。圖9是簡要示出根據(jù)本發(fā)明的某些實施例的SSD系統(tǒng)300的框圖。參考圖9， SSD系統(tǒng)300包括SSD控制器310和閃速存儲器320、 321、 322、 323。根據(jù)本發(fā)明的某些實施例的半導(dǎo)體存儲器系統(tǒng)可應(yīng)用于SSD (固態(tài)驅(qū)動器)。近年來，預(yù)期將取代硬盤驅(qū)動器(HDD)的SSD產(chǎn)品在新興市場中受到關(guān)注。SSD是這樣的一種存儲元件其使用諸如閃速存儲器的存儲器芯片用于存儲數(shù)據(jù)，而非HDD中使用的旋轉(zhuǎn)盤。在操作速率、外部影響和功耗方面，SSD相比于機械操作的HDD是有利的。如圖9中示出的，中央處理單元(CPU) 311接受來自主機的命令，并且將來自主機的數(shù)據(jù)存儲到閃速存儲器中或者將數(shù)據(jù)從閃速存儲器傳輸?shù)街鳈C。ATA接口 312根據(jù)CPU 311的控制與主機交換數(shù)據(jù)。ATA接口 312自主機取得命令和地址并且通過CPU總線將該命令和地址傳輸?shù)紺PU311。通過ATA接口 312自主機輸入的數(shù)據(jù)或者待傳輸?shù)街鳈C的數(shù)據(jù)根據(jù)中央處理單元311，在沒有經(jīng)過CPU總線的情況下，被傳輸?shù)絊RAM高速緩沖存儲器313。 SRAM高速緩沖存儲器313臨時存儲在主機和閃速存儲器320~323之間移動的數(shù)據(jù)。而且，SRAM高速緩沖存儲器313甚至用于存儲將由CPU 3U使用的程序。SRAM高速緩沖存儲器313可被視為并不總是由SRAM構(gòu)造的緩沖存儲器。閃速接口 314與用作存儲元件的非易失性存儲器交換數(shù)據(jù)。閃速接口 814可被配置成支持NAND閃速存儲器、 一個-NAND(one-NAND)的閃速存儲器、或多電平閃速存儲器。根據(jù)本發(fā)明的某些實施例的半導(dǎo)體存儲器系統(tǒng)可以用作便攜式存儲裝置。因此，它可以用作用于MP3播放器、數(shù)字拍攝裝置、PDA、或者電子書的存儲裝置。而且，它可以用作用于數(shù)字電視或計 算機的存儲元件。圖10是示出根據(jù)本發(fā)明的進一步的實施例的存儲器系統(tǒng) 的框圖。在圖IO中示出的存儲器系統(tǒng)中，存儲器410和存儲器控制器 420被包括在卡430中。存儲器卡430可以是例如，閃速存儲器卡。例 如，卡430可以是支持用于諸如數(shù)字拍攝裝置或個人計算機的電子設(shè) 備的特定工業(yè)標準的卡。存儲器控制器420可以基于卡430自其他(例 如，外部的)系統(tǒng)接收的控制信號來控制存儲器410。存儲器410和存 儲器控制器420可以沿上文參考圖3~7討論的方式進行操作。圖11是示出根據(jù)本發(fā)明的進一步的實施例的便攜式電子 系統(tǒng)500中的存儲器系統(tǒng)的框圖。便攜式系統(tǒng)500可以是例如，MP3 播放器、視頻播放器、視頻和音頻播放器的組合等。如圖11中示出的， 便攜式系統(tǒng)500包括存儲器510和存儲器控制器520。便攜式系統(tǒng)500 可以進一步包括編碼器和解碼器530、呈現(xiàn)組件530和接口 550。編碼器和解碼器(EDC) 530處理的數(shù)據(jù)(視頻、音頻等) 可以通過存儲器控制器520傳輸?shù)酱鎯ζ?10和自存儲器510傳輸。 如圖11中的虛線說明的，數(shù)據(jù)也可以自EDC 530直接輸入到存儲器 510中和/或自存儲器510直接輸出到EDC 530中。存儲器510和存儲 器控制器520可被配置成沿上文參考圖3~7討論的方式進行操作。 EDC 530可被配置成對數(shù)據(jù)編碼以便將數(shù)據(jù)存儲到存儲 器510中。例如，EDC 530可被配置成針對音頻數(shù)據(jù)執(zhí)行MP3編碼操 作以便將該數(shù)據(jù)存儲在存儲器510中。EDC 530還可被配置成針對視 頻數(shù)據(jù)執(zhí)行MPEG編碼操作(例如，MPEG2、 MPEG4等)以便將該 數(shù)據(jù)存儲在存儲器510中。而且，EDC 530可以包括用于根據(jù)其他數(shù) 據(jù)格式對其他類型的數(shù)據(jù)進行編碼的多個編碼器。例如，EDC 530可
以包括用于音頻數(shù)據(jù)的MP3編碼器和用于視頻數(shù)據(jù)的MPEG編碼器。
EDC 530可被配置成對存儲器510的輸出解碼。例如，EDC 530能夠?qū)拇鎯ζ?10輸出的音頻數(shù)據(jù)執(zhí)行MP3解碼操作。通過另 一方式，EDC 530能夠?qū)拇鎯ζ?10輸出的視頻數(shù)據(jù)執(zhí)行MPEG解 碼操作(例如，MPEG2、 MPEG4等)。而且，EDC 530可以包括用于 根據(jù)其他數(shù)據(jù)格式對其他類型的數(shù)據(jù)進行解碼的多個解碼器。例如， EDC 530可以包括用于音頻數(shù)據(jù)的MP3解碼器和用于視頻數(shù)據(jù)的 MPEG解碼器。還可以理解，EDC 530可以僅包括解碼器。例如，先 前編碼的數(shù)據(jù)可由EDC 530接收并且傳遞到存儲器控制器520和/或存 儲器510。 EDC 530被配置成借助于接口 550接收用于編碼的數(shù)據(jù)， 或者接收先前編碼的數(shù)據(jù)。接口 550可以符合已知的標準(例如，固 件、USB等)。接口 550可以進一步包括不止一個接口元件。例如， 接口 550可以包括固件接口、 USB接口等。來自存儲器510的數(shù)據(jù)可 以借助于接口 550輸出。呈現(xiàn)組件540能夠顯示自存儲器輸出的和/或由EDC 530 解碼的數(shù)據(jù)。例如，呈現(xiàn)組件540可以包括被配置成輸出音頻數(shù)據(jù)的 揚聲器插孔、被配置成輸出視頻數(shù)據(jù)的顯示屏幕和/或其他呈現(xiàn)組件。上文公開的主題應(yīng)被視為說明性的而非約束性的，并且所 附權(quán)利要求應(yīng)涵蓋本發(fā)明的真實精神和范圍內(nèi)的所有這樣的修改、增 強、和其他實施例。因此，在法律允許的最大程度上，本發(fā)明的范圍 由所附權(quán)利要求及其等效物的最廣泛的可允許的解釋來確定，不應(yīng)受 前面的詳細描述的約束或限制。
權(quán)利要求
1.一種非易失性存儲器裝置，包括存儲器單元陣列，包括第一存儲器單元和相鄰的第二存儲器單元；以及數(shù)據(jù)輸入/輸出電路，被配置成將所述第一存儲器單元作為m比特單元操作并且將所述第二存儲器單元作為n比特單元操作，其中m不等于n。
2. 如權(quán)利要求l所述的裝置，其中所述第一存儲器單元和第二存 儲器單元連接到相同的字線或連接到相同的位線。
3. 如權(quán)利要求1所述的裝置，其中所述存儲器單元陣列包括與所 述第一存儲器單元相鄰的第三存儲器單元，并且其中所述數(shù)據(jù)輸入/輸 出電路進一步被配置成將所述第三存儲器單元作為k比特單元操作。
4. 如權(quán)利要求3所述的裝置，其中所述第一存儲器單元和第二存 儲器單元連接到相同的字線，并且其中所述第一存儲器單元和第三存 儲器單元連接到相同的位線。
5. 如權(quán)利要求4所述的裝置，其中m大于n。
6. 如權(quán)利要求5所述的裝置，其中k等于n。
7. 如權(quán)利要求4所述的裝置，其中所述數(shù)據(jù)輸入/輸出電路被配置 成在存儲器塊寫操作中在對所述第一存儲器單元的最后比特編程之前 完成所述第三存儲器單元的編程。
8. 如權(quán)利要求4所述的裝置，其中所述數(shù)據(jù)輸入/輸出電路被配置 成在存儲器塊寫操作中在對所述第一存儲器單元的最后比特編程之前完成所述第二存儲器單元和第三存儲器單元的編程。
9. 如權(quán)利要求1所述的裝置，其中所述數(shù)據(jù)輸入/輸出電路被配置 成在存儲器塊寫操作中在對所述第一存儲器單元的最后比特編程之前 完成所述第二存儲器單元的編程。
10. 如權(quán)利要求l所述的裝置，其中m等于l并且其中n等于2。
11. 如權(quán)利要求IO所述的裝置，其中所述數(shù)據(jù)輸入/輸出電路被配 置成在對所述第一存儲器單元的第一比特編程之前對所述第二存儲器 單元預(yù)先編程并且在對 所述第一存儲器單元的第一比特編程之后對所 述第二存儲器單元重新編程。
12. 如權(quán)利要求1所述的裝置，其中所述數(shù)據(jù)輸入/輸出電路被配 置成響應(yīng)于檢測到對于所述第一存儲器單元的擦除操作的數(shù)目滿足預(yù) 定準則而將所述第一存儲器單元作為j比特單元操作，其中j小于n。
13. 如權(quán)利要求12所述的裝置，其中j等于m。
14. 一種操作非易失性存儲器裝置的方法，所述非易失性存儲器 裝置包括存儲器單元陣列，所述存儲器單元陣列包括第一存儲器單元 和相鄰的第二存儲器單元，所述方法包括將所述第一存儲器單元作為m比特單元操作并且將所述第二存儲 器單元作為n比特單元操作，其中m不等于n。
15. 如權(quán)利要求14所述的方法，進一步包括在存儲器塊寫操作 中對所述第一存儲器單元的最后比特編程之前完成所述第二存儲器單 元的編程。
16. 如權(quán)利要求14所述的方法，其中m等于l并且n等于2。
17. 如權(quán)利要求16所述的方法，進一步包括 對所述第二存儲器單元預(yù)先編程；在對所述第二存儲器單元預(yù)先編程之后對所述第一存儲器單元的 第一比特編程；以及在對所述第一存儲器單元的所述第一比特編程之后對所述第二存 儲器單元重新編程。
18. 如權(quán)利要求14所述的方法，進一步包括響應(yīng)于檢測到對于 所述第一存儲器單元的擦除操作的數(shù)目滿足預(yù)定準則而將所述第一存 儲器單元作為j比特單元操作，其中j小于n。
19. 如權(quán)利要求18所述的方法，其中j等于m。
20. —種計算系統(tǒng)，包括非易失性存儲器裝置，包括存儲器單元陣列，所述存儲器單元 陣列包括第一存儲器單元和相鄰的第二存儲器單元；以及，數(shù)據(jù)輸入/ 輸出電路，所述數(shù)據(jù)輸入/輸出電路被配置成將所述第一存儲器單元作 為m比特單元操作并且將所述第二存儲器單元作為n比特單元操作， 其中m不等于n;以及主機，被配置成使用所述非易失性存儲器裝置作為存儲元件。
全文摘要
公開了一種非易失性存儲器裝置及其操作方法。非易失性存儲器裝置包括存儲器單元陣列，其包括第一存儲器單元和相鄰的第二存儲器單元；以及數(shù)據(jù)輸入/輸出電路，其被配置成將第一存儲器單元作為m比特單元操作并且將第二存儲器單元作為n比特單元操作，其中m不等于n。存儲器單元陣列可以包括與第一存儲器單元相鄰的第三存儲器單元并且數(shù)據(jù)輸入/輸出電路可被進一步配置成將第三存儲器單元作為k比特單元操作。數(shù)據(jù)輸入/輸出電路可被配置成響應(yīng)于檢測到對于第一存儲器單元的擦除操作的數(shù)目滿足預(yù)定準則而將第一存儲器單元作為j比特單元操作，其中j小于n。
文檔編號G11C16/02GK101625894SQ20091014019
公開日2010年1月13日 申請日期2009年7月10日 優(yōu)先權(quán)日2008年7月11日
發(fā)明者李昌炫 申請人:三星電子株式會社