專利名稱：電流或電壓測量電路、讀出電路、非易失性半導(dǎo)體存儲器及差動放大器的制作方法
電流或電壓測量電路、讀出電路、 非易失性半導(dǎo)體存儲器及差動放大器技術(shù)領(lǐng)域
本發(fā)明是關(guān)于對被測量物的兩個端子間的電壓進(jìn)行測量的電壓測量電路、對向被測量物的兩個端子中的一個端子流入的電流或從 該被測量物的兩個端子中的另 一個端子流出的電流進(jìn)行測量的電流 測量電路、用來對存儲在存儲單元中的信息進(jìn)行讀取的讀出電路以 及非易失性半導(dǎo)體存儲器的發(fā)明。
背景技術(shù)：
非易失性半導(dǎo)體存儲器越發(fā)向著精細(xì)化、大容量化的方向發(fā)展。 然而在非易失性半導(dǎo)體存儲器中，無法實現(xiàn)遵循比例定律(scaling la w)的精細(xì)化，該最小單元中的單元電流不斷減少。由此，在非易失 性半導(dǎo)體存儲器中尋求一種高速且高炅敏度的存儲單元讀出方法。
還有，由于單元電流的減少，并且系統(tǒng)所期望的存儲容量的增 大速度在精細(xì)化發(fā)展的速度之上，所以排列有存儲單元的陣列尺寸 不斷加大。如果位線等的電容伴隨精細(xì)化而減少的話則不存在問題， 然而實際上存儲單元尺寸精細(xì)化滯后、位線橫方向上邊緣電容(frin ge capacitance)增加，由此結(jié)合著陣列尺寸的增大，位線電容也增加。 位線電容的增加有時可能在進(jìn)行高靈敏度讀出方面成為問題。
還有，即使存儲容量增大也必須保持選取速度(access speed),所 以為了保持選取速度而需要一種更加高速且更加高炅敏度的讀出放 大器、讀出方法。
例如在非易失性半導(dǎo)體存儲器中，作為適合高集成的陣列結(jié)構(gòu)， VGA(Virtual Ground Array Architecture ，假接地陣列結(jié)構(gòu))構(gòu)成4皮人 們所熟知，而為了在VGA結(jié)構(gòu)的陣列中實現(xiàn)讀出動作的高速化，使用差動放大型讀出放大器，來盡可能確保該差動輸入對稱性的各 種技術(shù)正得到開發(fā)。
具體來說提出了下述方法，即對位線采用折疊位線方式(folded bit line arrangement),從而與以往的開》t型位線方式相比明顯地縮短 了位線、參考位線彼此間的距離，且難于產(chǎn)生電氣特性不均衡的現(xiàn) 象，進(jìn)而盡可能地使周邊電路等其他導(dǎo)體供向布線對(wirepair)的噪 聲電壓相等(參照例如專利文獻(xiàn)1)。
圖18是表示以往非易失性半導(dǎo)體存儲器4000的結(jié)構(gòu)的方塊圖。 如圖18所示，非易失性半導(dǎo)體存儲器4000包括存儲單元、位線BL、 字線WL、參考位線BLR、 Y解碼器4001、參考單元4002以及讀 出放大器4003。
存儲單元被配置為矩陣狀。還有，位線BL在列方向上被配置在 設(shè)置為矩陣狀的存儲單元之間，字線WL在行方向上被配置在設(shè)置 為矩陣狀的存儲單元之間。等接收噪聲等的布線，且附帶有與在位線BL上附帶的寄生電容相 等的寄生電容。通常，參考位線BLR被配置在每個讀出放大器上(有 時多個讀出放大器共用參考位線。)。并且，參考位線BLR、和與 該參考位線BLR對應(yīng)的位線BL被設(shè)置成在保持較高對稱性的狀態(tài) 下而彼此靠近。
Y解碼器4001將連接有作為讀出對象的存儲單元的位線BL連接到讀出放大器4003上。
參考單元4002使在讀出放大器4003中使用的參考電壓Vref產(chǎn)生。
讀出放大器4003對用Y解碼器4001連接的位線BL的電壓Vce11 和、作為基準(zhǔn)的參考電壓Vref之間的電壓差進(jìn)行放大后輸出。
在上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲器4000中，當(dāng)將數(shù)據(jù)從存儲 單元讀出時，首先使用了連接在被讀出的存儲單元的擴(kuò)散層上的兩 條位線BL、以及連接在柵極上的字線WL，并且存儲在存儲單元中 的數(shù)據(jù)被讀出，且連接在漏極側(cè)的位線BL的電壓Vcell被輸出到Y(jié)解碼器4001。 Y解碼器4001向讀出放大器4003輸出連接在漏極側(cè) 的位線BL的電壓Vcell。
另一方面，參考單元4002使參考電壓Vref產(chǎn)生，并向讀出放大 器4003輸出該參考電壓Vref。還有，兩條參考位線BLR被選出并 被連接在參考單元4002上。
由此，連接在作為數(shù)據(jù)讀出對象的存儲單元上的位線BL所附帶 的寄生電容、與連接在參考單元4002上的參考位線BLR所附帶的 寄生電容相等。也就是，保持了位線BL和參考位線BLR之間的電 容均衡，并能夠使相對應(yīng)的位線所接收的噪聲大致相等。其結(jié)果是 能夠?qū)碜源鎯卧淖x出信號、和來自參考單元的讀出信號形成 為使這兩者的信號差基本上僅依存于單元電流差的適合于進(jìn)行差動 放大的信號。[專利文獻(xiàn)1]美囯專利第6， 128， 226號說明書(第1頁、第1圖) (發(fā)明所要解決的課題)
然而，在對上述位線采用了折疊位線方式的非易失性半導(dǎo)體存 儲器中，陣列的尺寸伴隨存儲容量的大容量化而增大，并且用一個 讀出放大器所應(yīng)對應(yīng)的存儲單元的數(shù)量增多。由此，雖然與以往的 開放型位線方式相比，位線和參考位線彼此靠近，但伴隨著大容量 化而使得這兩者間的距離有時達(dá)到100//m左右。并且，伴隨著距 離的增加，產(chǎn)生了電氣不均衡(electrical imbalance)的現(xiàn)象或者混入 了差動噪聲，因而無法實現(xiàn)充分的高速化、高炅敏度化。發(fā)明內(nèi)容
本發(fā)明是著眼于上述問題的發(fā)明，其目的在于提供一種適合 在半導(dǎo)體芯片內(nèi)測量電壓差的抗噪聲性強且精度高的測量電路，例 如提供一種在VGA結(jié)構(gòu)的非易失性半導(dǎo)體存儲器等中，即使陣列 的尺寸增大，也能夠?qū)崿F(xiàn)高炅敏度讀出的讀出電路。 (解決課題的方法)
為了解決上述課題，本發(fā)明的一個形態(tài)是一種對第一電壓和第 二電壓之間的電壓差進(jìn)行測量的電壓測量電路，其特征在于該電壓測量電路包括一對布線和差動放大器；該一對布線由被供給上述第一電壓的第一布線、和被供給上述第二電壓的第二布線構(gòu)成，并 且上述第一布線和上述第二布線被構(gòu)成為上述第一布線所具有的寄生電容和上述第二布線所具有的寄生電容大致相等；該差動放大器 對從上述第一布線輸入的電壓和從上述第二布線輸入的電壓進(jìn)行差 動放大。
還有，本發(fā)明的一個形態(tài)是一種電流測量電路，該電流測量電 路對向被測量物的兩個端子中的一個端子流入或從被測量物的兩個 端子中的另一個端子流出的電流進(jìn)行測量，其特征在于該電流測 量電路包括一對布線和差動放大器；該一對布線由連接在上述兩個 端子中的一個端子上的第一布線、和連接在上述兩個端子中的另一 個端子上的第二布線構(gòu)成，并且上述第一布線和上述第二布線被構(gòu) 成為上述第一布線所具有的寄生電容和上述第二布線所具有的寄生 電容大致相等；該差動放大器對流經(jīng)上述一對布線的電流進(jìn)行差動 放大。
根據(jù)上述這兩個形態(tài)，由于在被輸入的兩個信號中包含的噪聲 彼此成為共模噪聲，所以該噪聲通過差動放大器而被抵消。其結(jié)果 是能夠進(jìn)行抗噪聲性強且精度高的電流 電壓差測量。
還有，本發(fā)明的一個形態(tài)的特征在于包括一對布線和差動放 大器；該 一 對布線由連接在存儲單元的源極擴(kuò)散區(qū)域上的位線即源 極線、和連接在漏極擴(kuò)散區(qū)域上的位線即漏極線構(gòu)成，并且上述源 極線和上述漏極線被構(gòu)成為上述源極線所具有的寄生電容和上述漏 極線所具有的寄生電容大致相等；該差動放大器對上述源極線上的電壓和上述漏極線上的電壓進(jìn)行差動放大。
根據(jù)上述形態(tài)，由于向在存儲單元上連接的兩條位線輸入的信號中所包含的噪聲彼此成為共模噪聲，所以該噪聲通過差動放大器而被抵消。其結(jié)杲是在單端讀出方式的存儲器讀出中，能夠?qū)崿F(xiàn)抗噪聲性強的讀出動作。
還有，本發(fā)明的一個形態(tài)是在上述讀出電路的基礎(chǔ)上的發(fā)明，其特征在于該讀出電路還包括第一預(yù)充電電路和第二預(yù)充電電路，該第 一預(yù)充電電路將上述源極線預(yù)充電到第 一 電壓電位，該第二預(yù) 充電電路將上述漏極線預(yù)充電到第二電壓電位，上述差動放大器被 構(gòu)成為在上述源極線和漏極線的預(yù)充電解除后進(jìn)行差動放大。
還有，本發(fā)明的一個形態(tài)是在上述讀出電路的基礎(chǔ)上的發(fā)明， 其特征在于上述一對布線、差動放大器、第一預(yù)充電電路以及第 二預(yù)充電電路各設(shè)置有兩個，分別用于參考存儲單元和讀出數(shù)據(jù)的 讀出存儲單元；上述讀出存儲單元用差動放大器的輸出電壓和上述 參考存儲單元用差動放大器的輸出電壓被差動放大。
還有，本發(fā)明的一個形態(tài)是在上述讀出電路的基礎(chǔ)上的發(fā)明， 其特征在于該讀出電路還包括電流監(jiān)測器，該電流監(jiān)測器輸出與 流經(jīng)上述源極線的電流量相對應(yīng)的電壓信號、以及與流經(jīng)上述漏極 線的電流量相對應(yīng)的電壓信號；上述差動放大器對上述電流監(jiān)測器 輸出的信號進(jìn)行差動放大。
還有，本發(fā)明的一個形態(tài)是在上述讀出電路的基礎(chǔ)上的發(fā)明， 其特征在于該讀出電路還包括用于參考存儲單元和用于讀出存儲 單元的兩個電流監(jiān)測器，該電流監(jiān)測器輸出與流經(jīng)上述源極線的電 流量相對應(yīng)的電壓信號、以及與流經(jīng)上述漏極線的電流量相對應(yīng)的 電壓信號；上述讀出存儲單元用差動放大器被構(gòu)成為對讀出存儲單 元用電流監(jiān)測器所輸出的信號進(jìn)行差動放大，上述參考存儲單元用 差動放大器被構(gòu)成為對參考存儲單元用電流監(jiān)測器所輸出的信號進(jìn) 4亍差動it大。
根據(jù)上述形態(tài)，在對位線進(jìn)行預(yù)充電且測量預(yù)充電解除后的位 線電壓或電流后讀出存儲單元的存儲狀態(tài)的存儲器中等，能夠提高 讀出時的抗噪聲性。進(jìn)而當(dāng)設(shè)置了參考存儲單元時能夠?qū)崿F(xiàn)高速化。
還有，本發(fā)明的一個形態(tài)是一種非易失性半導(dǎo)體存儲器，該非 易失性半導(dǎo)體存儲器為假接地陣列結(jié)構(gòu)，其特征在于該非易失性 半導(dǎo)體存儲器包括上述讀出電路，上述第二預(yù)充電電路構(gòu)成為當(dāng)存 儲單元被讀出時對與被讀出的存儲單元相鄰的存儲單元的漏極線進(jìn) 行預(yù)充電。
還有，本發(fā)明的一個形態(tài)是一種非易失性半導(dǎo)體存儲器，該非易失性半導(dǎo)體存儲器為假接地陣列結(jié)構(gòu)，其特征在于該非易失性
半導(dǎo)體存儲器包括上述讀出電路；上述讀出存儲單元用第二預(yù)充電 電路構(gòu)成為當(dāng)上述讀出存儲單元被讀出時，對與被讀出的讀出存儲 單元相鄰的讀出存儲單元的漏極線進(jìn)行預(yù)充電；上述參考存儲單元 用第二預(yù)充電電路構(gòu)成為對與被讀出的參考存儲單元相鄰的參考存 儲單元的漏極線進(jìn)行預(yù)充電。
還有，本發(fā)明的一個形態(tài)是一種非易失性半導(dǎo)體存儲器，該非 易失性半導(dǎo)體存儲器為假接地陣列結(jié)構(gòu)，其特征在于該非易失性 半導(dǎo)體存儲器包括上述讀出電路、被同時讀出的第一存儲單元及第
二存儲單元、以及設(shè)置在上述第一存儲單元及第二存儲單元之間的 第三存儲單元；上述第三存儲單元構(gòu)成為當(dāng)上述第一存儲單元及第 二存儲單元被同時讀出時，連接在上迷第三存儲單元上的源極線及 漏極線#:預(yù)充電到同電位。
還有，本發(fā)明的一個形態(tài)是在上述非易失性半導(dǎo)體存儲器的基 礎(chǔ)上的發(fā)明，其特征在于該非易失性半導(dǎo)體存儲器設(shè)置有分別用 作參考存儲單元和讀出存儲單元的上述第一存儲單元、第二存儲單
元以及第三存儲單元。 根據(jù)上述形態(tài)，在非易失性半導(dǎo)體存儲器中可進(jìn)行抗噪聲性強 的讀出動作，并且在進(jìn)行讀出時能夠免于受到與進(jìn)行讀出的存儲單 元相鄰的存儲單元的影響。還有，因為能夠減少應(yīng)進(jìn)行預(yù)充電的位 線數(shù)量，所以可以實現(xiàn)低電流化。
還有，本發(fā)明的一個形態(tài)是在上述非易失性半導(dǎo)體存儲器的基 礎(chǔ)上的發(fā)明，其特征在于該非易失性半導(dǎo)體存儲器還包括開關(guān)， 在上述參考存儲單元被讀出時，該開關(guān)將被讀出的參考存儲單元和 其他的參考存儲單元的源極線彼此電連接起來，并將被讀出的參考 存儲單元和其他的參考存儲單元的漏極線彼此電連接起來；上述被
被同時讀出的；被同時讀出的兩個參考存儲單元分別儲存有規(guī)定的 信息，使得在被讀出時互不相同的電流流動。
根據(jù)上述形態(tài)，因為能夠?qū)α魅胱x出電路的電流量進(jìn)行調(diào)整，所以能夠削減掉用來調(diào)整參考存儲單元本身電流量的電路。 還有，本發(fā)明的一個形態(tài)是在上述非易失性半導(dǎo)體存儲器的基 礎(chǔ)上的發(fā)明，其特征在于由讀出存儲單元用第一預(yù)充電電路生成 的預(yù)充電電壓、與由參考存儲單元用第一預(yù)充電電路生成的預(yù)充電 電壓彼此為同電位。 還有，本發(fā)明的一個形態(tài)是在上述非易失性半導(dǎo)體存儲器的基 礎(chǔ)上的發(fā)明，其特征在于由讀出存儲單元用第二預(yù)充電電路生成 的預(yù)充電電壓、與由參考存儲單元用第二預(yù)充電電路生成的預(yù)充電 電壓纟皮jt匕為同電4立。 根據(jù)上述形態(tài)，讀出存儲單元和參考存儲單元的預(yù)充電電壓相 等，能夠進(jìn)行高精度的讀出動作。 還有，本發(fā)明的一個形態(tài)是在上述非易失性半導(dǎo)體存儲器的基 礎(chǔ)上的發(fā)明，其特征在于上述存儲單元是浮柵型存儲單元。 還有，本發(fā)明的一個形態(tài)是在上述非易失性半導(dǎo)體存儲器的基 礎(chǔ)上的發(fā)明，其特征在于上述存儲單元是金屬氧化物氮氧化物半 導(dǎo)體(MONOS-Metal Oxide Nitride Oxide Semiconductor)型存儲單
元o 根據(jù)上述形態(tài)，在由浮柵型存儲單元或MONOS型存儲單元構(gòu) 成的非易失性半導(dǎo)體存儲器中，能夠進(jìn)行抗噪聲性強的讀出動作。
還有，本發(fā)明的一個形態(tài)的特征在于包括第一差動放大器、 第二差動放大器以及第三差動放大器，該第一差動放大器及第二差 動放大器彼此增益相同而彼此最理想的輸入范圍不同，該第三差動 放大器對上述第一差動放大器及第二差動放大器的輸出進(jìn)行差動放 大。
根據(jù)上述形態(tài)能夠以簡單的電路結(jié)構(gòu)來實現(xiàn)高精度的差動放大。
(發(fā)明的效果) 根據(jù)本發(fā)明，能夠?qū)崿F(xiàn)抗噪聲性強且精度高的電壓差測量或者 電流差測量。
圖1是表示本發(fā)明實施例一所涉及的電壓差測量電路的結(jié)構(gòu)的
方塊圖。
圖2是表示本發(fā)明實施例二所涉及的讀出電路的結(jié)構(gòu)的方塊圖。 圖3是表示本發(fā)明實施例二所涉及的讀出電路中的位線電壓波 形的附圖。
圖4是表示本發(fā)明實施例三所涉及的讀出電路的結(jié)構(gòu)的方塊圖。 圖5是表示本發(fā)明實施例四所涉及的讀出電路的結(jié)構(gòu)的方塊圖。 圖6是表示本發(fā)明實施例四所涉及的讀出電路中的高側(cè)電流監(jiān) 測器以及低側(cè)電流監(jiān)測器的電流波形的附圖。
圖7是表示本發(fā)明實施例五所涉及的讀出電路的結(jié)構(gòu)的方塊圖。
波形的附圖。
圖9是表示本發(fā)明實施例六所涉及的讀出電路中的放大器部的 結(jié)構(gòu)的方塊圖。
圖10是表示本發(fā)明實施例五所涉及的讀出電路中的放大器部的 結(jié)構(gòu)的方塊圖。
圖11是表示本發(fā)明實施例六所涉及的讀出電路中的放大器部的 具體構(gòu)成示例的附圖。
結(jié)構(gòu)的方塊圖。
圖13是分高側(cè)、低側(cè)來分別表示在本發(fā)明實施例七所涉及的讀 出電路的放大器部中流動的電流的附圖。
圖14是表示本發(fā)明實施例八所涉及的非易失性半導(dǎo)體存儲器結(jié) 構(gòu)的方塊圖。
圖15是表示本發(fā)明實施例八所涉及的非易失性半導(dǎo)體存儲器的 陣列單元結(jié)構(gòu)的方塊圖。
圖16是表示本發(fā)明實施例八所涉及的非易失性半導(dǎo)體存儲器的 參考單元陣列結(jié)構(gòu)的方塊圖。
圖17是表示本發(fā)明實施例九所涉及的非易失性半導(dǎo)體存儲器結(jié)構(gòu)的一部分的方塊圖。
圖18是表示以往的非易失性半導(dǎo)體存儲器結(jié)構(gòu)的方塊圖。 (符號說明)
100電壓差測量電路
110差動it大器
120一對布線
120a第一信號線
120b第二信號線
200讀出電路
220一對布線
220a 220b位線
230a -230b選擇晶體管
240預(yù)充電開關(guān)
250復(fù)位開關(guān)(reset switch)
260差動放大器
300讀出電路
340上拉(pull-up)電阻
350下拉(pull-down)電阻
400讀出電路
440高側(cè)電流監(jiān)測器
450低側(cè)電流監(jiān)測器
500讀出電路
510差動ii大器
520一對布線
520a第一參考側(cè)信號線
520b第二參考側(cè)信號線
530a .530b選捧晶體管
540預(yù)充電開關(guān)
550復(fù)位開關(guān)
600放大器部610差動放大器620差動放大器630差動ii:大器700放大器部710電壓型雙重差動放大器720電流電壓轉(zhuǎn)換電路721電阻722控制Nch晶體管723差動放大器730電流電壓轉(zhuǎn)換電路731電阻732控制Pch晶體管733差動放大器800非易失性半導(dǎo)體存儲器810控制電路820行預(yù)解碼器(row predecoder)830行解碼器(row decoder)840REF行解碼器850列解碼器860選摔線解碼器870列選擇電路880預(yù)充電 復(fù)位控制電路890讀出電路塊(block)891讀出電路892讀出電路1000被測量元件2000存儲單元3000參考單元4000非易失性半導(dǎo)體存儲器4001Y解碼器40024003ARRAY00 13 REF ARRAYMC01 MC07、 MC10 MC17 副20、顧21 畫30、畫31 MPOO、 MP01MR00 MR07、 MR10 MR17MSL0 MSL7SBL0 SBL8RSBL0 RSBL8WL網(wǎng)
RWL[10] [11]SL
RSL
MRSL0 MRSL7MBL
[3;iRMBL
[3;i參考單元 讀出放大器 陣列單元 參考單元陣列 存儲單元 Nch晶體管 Nch晶體管電流反射鏡(mirror)用晶體管 參考單元 選擇柵極晶體管 副位線 參考副位線 存儲單元陣列的字線 參考字線 選擇線信號 參考選擇線 參考選擇柵極晶體管 主位線 參考主位線具體實施方式
下面，參照附圖對本發(fā)明的實施例進(jìn)^f亍說明。
《發(fā)明的實施例 一 》圖1是表示本發(fā)明實施例一所涉及的電壓差測量電路100的結(jié) 構(gòu)的方塊圖。電壓差測量電路100通過對被測量元件1000的兩個輸 出端子間的電壓進(jìn)行差動放大來測量兩個輸出端子間的電壓差。
具體來說，如圖1所示電壓差測量電路100包括差動放大器110 和一對布線120。
差動放大器110對被輸入的信號的電壓差進(jìn)行放大后輸出。在 本實施例中，差動放大器110的增益(A)被設(shè)定為1。另外，將被輸入差動放大器110的正相(positive phase)側(cè)(高側(cè))電壓的節(jié)點(node) 稱為VH ，且將被輸入負(fù)相(negative phase)側(cè)(低側(cè))電壓的節(jié)點稱為 VL。
—對布線120是由第一信號線120a和第二信號線120b構(gòu)成的 一對布線。一對布線120從差動放大器110鋪設(shè)至被測量元件1000， 并且為了測量被測量元件1000的兩個輸出端子間的電壓差而被電 連接。
在第一信號線120a與接地端子GND—mO之間以及在第二信號 線120b與接地端子GND一ml之間分別存在模式化(modeled) 了的 寄生電容Cs^m0、 Cs—ml。
第一信號線120a和第二信號線120b被配置為寄生電容Cs__m 0、 Cs一ml基本相同。具體來說，例如通過在考慮到相對于一對布 線120基層的對稱性、相對于上層布線的對稱性的基礎(chǔ)上來進(jìn)行布 置，或在一對布線120的兩側(cè)進(jìn)行GND電平的布線鋪設(shè)等，從而 能夠?qū)纳娙葸M(jìn)行調(diào)整。
在以往的電壓差測量電路中，被測量元件1000的一端連接在共 通端子、例如GND端子上，另一端延伸到電壓差測量電路中，而 在本實施例中，如上所述#1測量元件1000兩端的節(jié)點通過相平衡的 一對布線120而連接在差動放大器110上。
下面，對本實施例的電壓差測量動作進(jìn)行說明。
—般來說在半導(dǎo)體集成電路中， 一旦芯片增大，且被測量元件 1000和差動放大器110之間的距離變長時，則被測量元件1000附 近的GND電平和在監(jiān)測電壓等的位置上的GND電平之間產(chǎn)生偏 差。
例如、如果由于流經(jīng)GND線的電流所產(chǎn)生的GND線電壓變動 (floating)、且伴隨在各種狀態(tài)下的電路動作出現(xiàn)電流變化所產(chǎn)生的 GND電平跳動(bouncing)而使得位置不同的話，則GND電平產(chǎn)生差 異，混入了各種噪聲。在本實施例中，當(dāng)相對于差動放大器110附 近的GND電平來說，噪聲進(jìn)入到寄生電容GND—m0、 GND_ml 時，由于相對于構(gòu)成一對布線的各布線的GND來說寄生電容相同，所以同量的噪聲出現(xiàn)在VH節(jié)點以及VL節(jié)點上。也就是，相對于VH節(jié)點及VL節(jié)點、即電壓差測量電路100的兩個輸入端子而言， 載有作為共模噪聲的噪聲。該噪聲作為差動放大器110的輸出被抵 消，被輸出的電壓(測量值)成為沒有受到噪聲影響的電壓。
如上所述根據(jù)本實施例，按照在一般電路中已為人所知的雙絞 線(twistedpair)那樣鋪設(shè)一對布線，并進(jìn)行調(diào)整使得各自的寄生電容 相等。還有在本實施例中，因為在半導(dǎo)體集成電路中使一般的被測 量元件一端的GND接地浮空(float),來測量這兩個端子間的電壓， 所以能夠進(jìn)行抗噪聲性強且精度高的電壓差測量。
另外，在本實施例中雖然在沒有特別限定被測量元件1000為何 種電路的情況下進(jìn)行了說明，而被測量元件1000是光電二極管等具 有電動勢(electromotive force)的器件、MRAM(Magnetoresistive RA M)、 PRAM (Phase change random access memory)、 FG型存儲器(浮 柵型存儲器)、MONOS(Metal Oxide Nitride Oxide Semiconductor)型 存儲元件等的各種元件時都能夠應(yīng)用本實施例。
另外，在以往的SRAM(StaticRAM)、 DRAM(Dynamic RAM)等 的信號傳送中，所采取的是使用一對布線來傳送讀出數(shù)據(jù)的方法， 并且該方法輸出了互補信號，而不是被用于如本實施例所示的非互 補信號的傳送。
還有，也可以構(gòu)成對向被測量元件的兩個端子中的一個端子流 入的電流或從該被測量元件的兩個端子中的另 一個端子流出的電流 進(jìn)行差動放大的電流測量電路。此時也仍然是加在 一 對布線上的噪 聲作為差動放大器的輸出被抵消。所以，輸出的電壓(測量值)成為 沒有受到噪聲影響的電壓，能夠進(jìn)行高精度的電流測量。
《發(fā)明的實施例二》圖2是表示本發(fā)明實施例二所涉及的讀出電路200的結(jié)構(gòu)的方塊圖。讀出電路200是一個關(guān)于實施例一所涉及的電壓差測量電路100被應(yīng)用于存儲電路中的讀出電路的示例。
讀出電路200對儲存在存儲單元2000(圖2的M0、 Ml)中的信息進(jìn)行讀出。該存儲單元2000是讀出單元的單元電流根據(jù)被寫入的信息而變化的非易失性存儲器。在本實施例中為了便于說明，假設(shè) 當(dāng)作為信息存儲了 "1"時規(guī)定的讀出電流流動，且當(dāng)作為信息存儲 了 "0"時則電流不流動。
如圖2所示，讀出電路200被構(gòu)成為包括差動放大器110、 一對 布線220、選擇晶體管230a 230b、預(yù)充電開關(guān)240、復(fù)位開關(guān)250 以及差動放大器260。此外，在下面的實施例中對于具有與上述實 施例 一 等相同功能的構(gòu)成要素均標(biāo)注同 一 符號并省略說明。
—對布線220由位線220a(BLS)和位線220b(BLD)構(gòu)成，如圖2 所示將存儲單元2000和選擇晶體管230a(ML—m)'選擇晶體管230 b(MH—m)連接起來。在該位線220a與接地GND一mO之間存在寄 生電容Cs—m0，且在位線220b與接地GND—ml之間存在寄生電 容Cs__ml ，而通過調(diào)整位線220a , 220b的布置(layout)等，可達(dá)到 電容平衡，使得Cs—m0和Cs_ml彼此相等。
還有，位線220b通過選擇晶體管230b被連接在差動放大器110 的高側(cè)節(jié)點VH上，而位線220a通過選擇晶體管230a被連接在低 側(cè)節(jié)點VL上。從選擇晶體管230a 230b到差動力史大器110之間的 位線220a 220b也如上述所示被構(gòu)成為電容平衡的布線對。
選擇晶體管230a 230b分別使位線220a 220b激活以及非激 活(deactivate)。
預(yù)充電開關(guān)240(SW—P)是用來將位線220b預(yù)充電到預(yù)充電電 平VdBL的開關(guān)。
復(fù)位開關(guān)250(SW—R)是用來使位線220a回復(fù)到GND電平的開 關(guān)。
差動放大器260輸出對差動放大器110的輸出電壓(Vout)和基準(zhǔn)電壓(VRJEF)進(jìn)行差動放大后的信號(Sout)。
在上述結(jié)構(gòu)的讀出電路200中，當(dāng)從存儲單元2000中讀出信息時，首先選擇晶體管230a '230b被接通，且預(yù)充電開關(guān)240(SW—P)被接通，進(jìn)而復(fù)位開關(guān)250(SW—R)被接通，并且被讀出的存儲單元(例如、MO)的字線WL被激活。
由此，連接在差動放大器110的高側(cè)節(jié)點VH上的位線220b的電位上升到預(yù)充電電平VdBL。還有，連接在差動放大器110的低 側(cè)節(jié)點VL上的位線220a仍保持GND電平。
然后，當(dāng)預(yù)充電開關(guān)240(SW—P)以及復(fù)位開關(guān)250(SW—R)被 斷開時，在例如被激活的讀出存儲單元的信息為"0"的情況下在存 儲單元中電流不流動。因此，差動放大器110的高側(cè)節(jié)點以及低側(cè) 節(jié)點都保持開關(guān)被斷開前的電壓電平。
還有，當(dāng)例如存儲單元的信息為"1"時，由于規(guī)定的讀出電流 在存儲單元中流動，所以在差動放大器110高側(cè)的節(jié)點VH，電壓 以一定的速度下降。因為低側(cè)節(jié)點VL與高側(cè)節(jié)點VH為相反極性， 所以在低側(cè)節(jié)點VL，電壓以一定的速度升高。圖3是表示當(dāng)進(jìn)行 上述動作時位線220a 220b電壓波形的附圖。
在此，例如在讀出數(shù)據(jù)判斷時刻(在規(guī)定電平#1從差動放大器 260中輸出的經(jīng)過了適當(dāng)?shù)却龝r間后的時刻)，當(dāng)進(jìn)入了像寄生電容 Cs—m0、 Cs—ml的接地GND—m0、 GND—ml浮空(float)那樣的 噪聲時，由于一對布線220相對于接地而言被布置成對稱的寄生電 容，所以在差動放大器110的高側(cè)節(jié)點VH和低側(cè)節(jié)點VL，同量的 噪聲加載在信號中。當(dāng)被輸入節(jié)點VH和節(jié)點VL的噪聲為共樓噪 聲時，上述噪聲通過差動放大器110而被抵消，并且在差動放大器 110的輸出中沒有出現(xiàn)噪聲。
并且，當(dāng)為了使來自差動放大器110的輸出(讀出數(shù)據(jù))電平穩(wěn)定 下來而經(jīng)過了適當(dāng)?shù)牡却龝r間以后，利用差動放大器260對差動放 大器110的輸出和基準(zhǔn)電壓VREF進(jìn)行比較判斷。由此，從差動放 大器260中輸出了與存儲單元的信息為"1"或"0"時相對應(yīng)的信 號(Sout)。
如上所述，由于根據(jù)本實施例而使位線220a 220b的寄生電容 相等，因而在位線220a .220b上產(chǎn)生的噪聲成為共模噪聲，所以該 噪聲通過差動放大器110而被抵消。因此，不存在讀出數(shù)據(jù)被誤判 斷的情況，能夠進(jìn)行抗噪聲性強的讀出。
《發(fā)明的實施例三》圖4是表示本發(fā)明實施例三所涉及的讀出電路300的結(jié)構(gòu)的方塊圖。如圖4所示，讀出電路300包括上拉電阻'340(RL)和下拉電 阻350(RL')，該上拉電阻340(RL)取代實施例二中的預(yù)充電開關(guān)240 ， 該下拉電阻350(RL')取代復(fù)位開關(guān)250。在實施例二所涉及的讀出 電路200中，通過動態(tài)搡作對存儲單元狀態(tài)進(jìn)行了判斷，而在本實 施例中根據(jù)是否有由于存儲單元的"0"、 "1"狀態(tài)而產(chǎn)生的讀出電 流來讀出數(shù)據(jù)。
在上述結(jié)構(gòu)的讀出電路300中，當(dāng)從存儲單元2000中讀出信息 時，在上拉電阻340以及下拉電阻350出現(xiàn)了電壓下降、電壓上升。 由此，差動放大器110的高側(cè)以及低側(cè)節(jié)點的電壓降低，且根據(jù)高 側(cè)以及低側(cè)節(jié)點電壓下降的幅度來讀出信息(數(shù)據(jù))。與實施例二的 電路相同，在位線220a'220b上產(chǎn)生的噪聲成為共模噪聲，所以該 噪聲通過差動放大器110而被抵消。
因此，即使在本實施例中仍然不存在讀出數(shù)據(jù)被誤判斷的情況， 能夠?qū)崿F(xiàn)抗噪聲性強的讀出。
《發(fā)明的實施例四》圖5是表示本發(fā)明實施例四所涉及的讀出電路400的結(jié)構(gòu)的方 塊圖。
讀出電路400被構(gòu)成為包括差動放大器110、 一對布線220、選 擇晶體管230a* 230b、預(yù)充電開關(guān)240、復(fù)位開關(guān)250、差動放大 器260、高側(cè)電流監(jiān)測器440以及低側(cè)電流監(jiān)測器450。
高側(cè)電流監(jiān)測器440(電流監(jiān)測器IH)對在預(yù)充電電平VdBL的節(jié) 點和位線220a之間流動的電流進(jìn)行監(jiān)測，并向差動放大器110的節(jié) 點VH輸出電導(dǎo)率(conductance)g倍的電壓。
低側(cè)電流監(jiān)測器450(電流監(jiān)測器IL)對在接地和位線220b之間 流動的電流進(jìn)行監(jiān)測，并向差動放大器110的節(jié)點VL輸出電導(dǎo)率 g倍的電壓。(上述電流監(jiān)測器以及差動放大器IIO具體來說可以是 由在下面的實施例七中被列舉出具體電路示例的電流驅(qū)動型讀出放 大器構(gòu)成的。)在上迷結(jié)構(gòu)的讀出電路400中，當(dāng)從存儲單元2000中讀出信息 時，首先選擇晶體管230a '230b被接通，且預(yù)充電開關(guān)240(SW—P)被接逸，進(jìn)而復(fù)位開關(guān)250(SW—R)被接通，并且被選擇的存儲單 元(例如、M0)的字線WL被激活。由此，連接在差動放大器110的 高側(cè)節(jié)點VH上的位線220b的電位上升到預(yù)充電電平VdBL。另一 方面，連接在差動放大器110的低側(cè)節(jié)點VL上的位線220a仍保持 GND電平。此時，在高側(cè)電流監(jiān)測器440及低側(cè)電流監(jiān)測器450 中電流不流動，這是因為上述監(jiān)測器的兩端分別因預(yù)充電開關(guān)240 、 復(fù)位開關(guān)250而短路的緣故。
然后，當(dāng)預(yù)充電開關(guān)240(SW一P)及復(fù)位開關(guān)250(SW一R)被斷 開，并且例如當(dāng)被激活了的讀出存儲單元的信息為"0"時，在存儲 單元中電流不流動，所以差動放大器110的高側(cè)節(jié)點及低側(cè)節(jié)點都 保持開關(guān)被斷開前的電壓電平。因此，電流不在高側(cè)電流監(jiān)測器440 及低側(cè)電流監(jiān)測器450中流動。
另一方面，當(dāng)單元的信息為"1"時由于規(guī)定的讀出電流從存儲 單元中流出，所以讀出電流(IH)從高側(cè)電流監(jiān)測器440中流出，并 且在低側(cè)電流監(jiān)測器450中，與高側(cè)電流監(jiān)測器440呈相反極性的 電流(一IL)流動。并且，從高側(cè)電流監(jiān)測器440及低側(cè)電流監(jiān)測器 450中輸出了各自監(jiān)測器電流的電導(dǎo)率g倍的電壓。圖6是表示當(dāng) 在進(jìn)行上述動作時高側(cè)電流監(jiān)測器440及低側(cè)電流監(jiān)測器450的電 流波形的附圖。在該圖6中，+Imem及一Imem是在讀出時從單元 中流出的電流(存儲單元電流)。
在此，在例如用差動放大器260來判斷讀出數(shù)據(jù)的時刻，且當(dāng) 進(jìn)入了像寄生電容Cs—m0、 Cs_ml的接地GND—m0、 GND—ml 浮空那樣的噪聲時，由于一對布線220相對于接地而言被布置成對 稱的寄生電容，所以接地電壓的變化轉(zhuǎn)化成過渡電流(transitional cu rrent)，并且等量的電流流入位線220a及位線220b中。該過渡電流 被高側(cè)電流監(jiān)測器440及低側(cè)電流監(jiān)測器450監(jiān)測，并被輸入到下 級差動放大器110中。被輸入到節(jié)點VH和節(jié)點VL的噪聲成為同 等的共模噪聲。已被輸入到各節(jié)點的噪聲通過差動放大器110而被 抵消，并且在差動放大器110的輸出中沒有出現(xiàn)噪聲。
因此，即使在本實施例中，仍然不存在讀出數(shù)據(jù)被誤判斷的情況，能夠?qū)崿F(xiàn)抗噪聲性強的讀出。
《發(fā)明的實施例五》圖7是表示本發(fā)明實施例五所涉及的讀出電路500的結(jié)構(gòu)的方 塊圖。
在實施例五中，對在包括參考單元3000(MR)的存儲電路中的讀出電路的示例進(jìn)行說明，并且該參考單元3000(MR)的讀出電流大約被調(diào)整為存儲單元2000的一半。
如圖7所示，讀出電路500在讀出電路200的基礎(chǔ)上進(jìn)一步增加了一對布線520、選捧晶體管530a* 530b、預(yù)充電開關(guān)540以及復(fù)位開關(guān)550。
差動放大器510對被輸入的信號的電壓差進(jìn)行放大后輸出。在 本實施例中，差動放大器510的增益(A)被設(shè)定為1。
—對布線520由第一參考側(cè)信號線520a(BLS—r)和第二參考側(cè) 信號線520b(BLD—r)構(gòu)成，并且將參考單元3000和選擇晶體管530 a(ML一r)'選擇晶體管530b(MH—r)連接起來。在第一參考側(cè)信號 線520a與接地GND—r0之間存在寄生電容Cs—r0，且在第二參考 側(cè)信號線520b與接地GND—rl之間存在寄生電容Cs—r 1 ，而通過 調(diào)整第一參考側(cè)信號線520a 第二參考側(cè)信號線520b的布置等， 可達(dá)到電容平衡，使得Cs—r0和Cs—rl彼此相等。
還有，第二參考側(cè)信號線520b通過選擇晶體管530b被連接在 差動放大器510的高側(cè)節(jié)點VH上，而第一參考側(cè)信號線520a通過 選擇晶體管530a被連接在低側(cè)節(jié)點VL上。從選擇晶體管530a 530b 到差動放大器510之間的第一參考側(cè)信號線520a 第二參考側(cè)信號 線520b也如上述所示纟皮構(gòu)成為電容平衡的布線對。
選擇晶體管530a 530b分別使第一參考側(cè)信號線520a 第二參 考側(cè)信號線520b激活以及非激活。
此外，在本實施例中，將存儲單元2000側(cè)及參考單元3000側(cè) 各自的預(yù)充電、復(fù)位、VdBL及GND的節(jié)點作為共通節(jié)點，并從共 通節(jié)點向存儲單元側(cè)、參考單元側(cè)進(jìn)行供電。這是因為當(dāng)在存儲單 元2000側(cè)、參考單元3000側(cè)被施加的電壓出現(xiàn)差異時則該差異成為誤差并被輸出的緣故。
在上述結(jié)構(gòu)的讀出電路500中，當(dāng)從存儲單元2000中讀出信息 時，除了參考單元3000側(cè)是由存儲器參考字線REFWL控制的以外， 存儲單元2000和參考單元3000的其他動作則都是完全對稱進(jìn)行的。
首先，選摔晶體管230a 230b 530a ' 530b被接通，且預(yù)充電 開關(guān)240 540(SW—P)被接通并且復(fù)位開關(guān)250 550(SW—R)被接 通，進(jìn)而所選擇的存儲單元(例如、MO)的字線WL以及存儲器參考 字線REFWL被激活。
然后，當(dāng)預(yù)充電開關(guān)240 540以及復(fù)位開關(guān)250 550被斷開 時， 一對布線220的電壓波形(與信息為"0"或"1"相對應(yīng)的電壓 波形)和一對布線520的電壓波形之間的間距(電壓差)不斷增大。
在圖8中表示了存儲單元的信息為"0"及"1"的各個狀態(tài)時 的位線220b 220a以及參考單元3000側(cè)的第二參考側(cè)信號線520 b'第一參考側(cè)信號線520a各自的電壓波形。由于參考單元3000 的單元電流被設(shè)定為存儲單元2000的單元電流的一半，所以一對布 線520的電壓波形(Ref)正好位于信息為"0"時的電壓波形和信息 為"1"時的電壓波形的正中央。因此，從預(yù)充電開關(guān)240 540以 及復(fù)位開關(guān)250 550被斷開的時刻開始> 信息為"1"時的電壓波 形與 一對布線520的電壓波形之間的間距、以及信息為"0"時的電 壓波形與一對布線520的電壓波形之間的間距不斷增大。
在此，當(dāng)例如噪聲被加在一對布線220上時，由于在位線220a. 220b上產(chǎn)生的噪聲成為共模噪聲,所以如圖8所示在差動放大器110 的輸出(Vout)中沒有出現(xiàn)噪聲。
雖然當(dāng)在存儲單元2000側(cè)的位線和參考單元3000側(cè)的位線分 離的狀態(tài)下進(jìn)行布置時，接地等的相對于噪聲的對稱性被破壞，不 過根據(jù)本實施例能夠使抗噪聲性不出現(xiàn)劣化。
而且，在本實施例中將進(jìn)行讀出判斷的時間提前，從而能夠提 高讀出速度。例如在實施例二中，只有當(dāng)信息為"1"時的電壓超過 基準(zhǔn)電位VREF后才能讀出信息。當(dāng)然即使在實施例二中也能夠通 過改變基準(zhǔn)電壓VREF的設(shè)定，來改變讀出信息的時間，不過在考慮到變化因數(shù)、因數(shù)的數(shù)量、變化量、對稱性等的變化時該改變是具有局限性的。與此相對在本實施例中由于利用參考單元3000進(jìn)行 AC的匹配，所以與圖8所示的時間相比能夠?qū)⒆x出時間(t一sense) 提前。具體來說，能夠提前到對差電壓進(jìn)行判斷的下級差動放大器 260的限度(limit)為止。
如上所迷，根據(jù)本實施例在不使抗噪聲性劣化的情況下能夠以 高精度實現(xiàn)高速的讀出動作。
《發(fā)明的實施例六》也可以用圖9中所示的放大器部來代替實施例五中的差動放大 器110、差動放大器260以及差動放大器510(將這些稱為放大器部)。 與實施例五中的放大器部相比，本放大器部是一個能夠?qū)㈦娐芬?guī)模 縮小的放大器部示例。
首先，關(guān)于實施例五中的放大器部進(jìn)行詳細(xì)說明。圖IO是再次 表示實施例五的放大器部的附圖。該構(gòu)成能夠看成雙重差動放大器 (電壓型雙重差動放大器)。在實施例五的放大器部中，初級放大器 (差動放大器IIO)在沒怎么提高增益的情況下對來自節(jié)點VH一m、 VL—m(存儲單元2000側(cè)的高側(cè)以及低側(cè)節(jié)點)的輸入進(jìn)行差動放 大后輸出(在此設(shè)定增益A-l。)。還有，差動放大器510也同樣構(gòu) 成為將來自參考單元3 000側(cè)的高側(cè)、以及低側(cè)節(jié)點的輸入進(jìn)行差動 放大后再輸出。并且，差動放大器110以及差動放大器510各自的 輸出被輸入到下級放大器(差動放大器260)后進(jìn)行差動放大。
在上述構(gòu)成中，利用初級放大器進(jìn)行位線的高側(cè)電平和低側(cè)電 平之間的差動放大，其后進(jìn)行差動放大器110的輸出和差動放大器 510的輸出的差動放大，所以初級放大器的輸入范圍(input range)變 寬。也就是，初級放大器必須進(jìn)行較大輸入范圍的放大，并且用M OS放大器等無法對應(yīng)筒單的差動放大。由此，初級放大器需要各 種附加電路，電路規(guī)模往往容易變大。
另一方面，如圖9所示實施例六所涉及的放大器部600包括差 動放大器610、差動放大器620以及差動放大器630。在放大器部 600中，在由四個節(jié)點(VH—m、 VL—m、 VH—r以及VL—r)輸入的信號中，用差動放大器610對節(jié)點VH—m的電壓和節(jié)點VH—r 的電壓進(jìn)行差動放大，用差動放大器620對節(jié)點VL—m的電壓和 節(jié)點VL—r的電壓進(jìn)行差動放大，其后用差動放大器630對差動放 大器610的輸出和差動放大器620的輸出進(jìn)行差動放大。因此，根 據(jù)本實施例，初級放大器沒有必要對具有大輸入范圍的信號進(jìn)行放 大。
如果將各放大器的增益(A)設(shè)定為A=l的話，則從實施例五的放 大器部及放大器部600中最終輸出的電壓(Sout)分別如圖10及圖9 中的算式所示。如果進(jìn)行算式移項的話，則可以看出兩者的輸出為 同值。
圖11是表示放大器部600更加具體的構(gòu)成示例的附圖。該放大 器部包括電流限制晶體管MNOO、電流反射鏡用晶體管MPOO、 MPO 1，在它們之間連接有用第一差動輸入(VH一m、 VH一r)控制的Nch 晶體管MN30、 MN31。只有上述的說明要素是一般的差動放大器， 是對高側(cè)電平的兩個輸入進(jìn)行差動放大的電路。
在該放大器部600中還連接有其他用來進(jìn)行差動輸入的Nch晶 體管MN20、 MN21 。還有，在節(jié)點VL一m側(cè)連接有由Pch晶體管 MP 10 、 Nch負(fù)荷MN10構(gòu)成的電平轉(zhuǎn)移電路(level shifter)兼變換電 路(inverter)，該輸出被連接在上述Nch晶體管MN20的柵極上。相 反的節(jié)點VL__r也相同。能夠根據(jù)器件尺寸來設(shè)定該放大器部的電 平、增益等。
如上所述，根據(jù)本實施例，由于被輸入到初級各放大器中的信 號范圍比實施例二的放大器小，所以能夠用比實施例二的放大器部 小的電路規(guī)模來實現(xiàn)雙重差動放大器。
《發(fā)明的實施例七》也可以用圖12中所示的放大器部來代替實施例五、實施例六中 的放大器部。本放大器部是一個能夠與實施例五、實施例六中的放 大器部(電壓型雙重差動放大器)相置換的電流驅(qū)動型放大器的示 例。
圖12是表示實施例七所涉及的放大器部700的結(jié)構(gòu)的方塊圖。如圖12所示，放大器部700包括電壓型雙重差動放大器710、電流 電壓轉(zhuǎn)換電路720C電流電壓轉(zhuǎn)換一H)以及電流電壓轉(zhuǎn)換電路730(電 流電壓轉(zhuǎn)換一L)。如圖12所示，放大器部700在電壓型雙重差動放 大器710的四個輸入端子前分別插入了電流電壓轉(zhuǎn)換電路720和電 流電壓轉(zhuǎn)換電路730以依次來用于高側(cè)節(jié)點和低側(cè)節(jié)點。
電壓型雙重差動放大器710是實施例五、實施例六中的放大器 部(電壓型雙重差動放大器)。
如圖12所示，電流電壓轉(zhuǎn)換電路720包括電阻721、控制Nch 晶體管722以及差動放大器723。在電流電壓轉(zhuǎn)換電路720中，由 于在一個節(jié)點上已被輸入了設(shè)定電壓VdBL的差動放大器723的差 動放大輸出而使得控制Nch晶體管722被控制，并且根據(jù)流動的電 流，將較電源電壓Vdd降低了的電壓從輸出端子OUT輸出，以便 使電流在一定的電壓下從電源Vdd經(jīng)由電阻721、控制Nch晶體管 722輸出。具體來說，相對于端子VH一m而言輸出VH—m'被輸出， 相對于端子VH一r而言輸出VH__r'被輸出。
電流電壓轉(zhuǎn)換電路730包括電阻731、控制Pch晶體管732以及 差動放大器733。在電流電壓轉(zhuǎn)換電路730中，由于在一個節(jié)點上 已被輸入了設(shè)定電壓OV的差動放大器733的差動放大輸出而使得 控制Pch晶體管732被控制，并且根據(jù)流動的電流，將較負(fù)電源Vneg 升高了的電壓從輸出端子OUT輸出，以便使電流在一定的電壓下 從負(fù)電源Vneg經(jīng)由電阻731 、控制Pch晶體管732輸出。具體來說， 相對于端子VL^m而言輸出VL—m'被輸出，相對于端子VL_j 而言輸出VL一r'被輸出。
在上述結(jié)構(gòu)的放大器部700中，在存儲單元2000側(cè)、參考單元 3000側(cè)，作為高側(cè)與低側(cè)的電流值之和的電流值都被進(jìn)行評價(實 際上由于矢量方向相反，所以高側(cè)、低側(cè)的電流值之差被進(jìn)行評 價。)。
因此，對于例如利用放大器部700來代替實施例五的放大器部 的電路來說，當(dāng)在一對布線220上載有某種噪聲時，在位線220a 和位線220b上出現(xiàn)了基本相同的噪聲。與實施例五的情況相同，該噪聲在經(jīng)電流電壓轉(zhuǎn)換后通過電壓型雙重差動放大器710被抵消。圖13是在用放大器部700來取代實施例五的放大器部時分高側(cè)、低側(cè)來表示在放大器部700中流動的電流的附圖。
如上所示，即使在使用電流驅(qū)動型放大器時也仍然能夠進(jìn)行抗噪聲性良好的讀出動作。
《發(fā)明的實施例八》對于在非易失性半導(dǎo)體存儲器中應(yīng)用上述讀出電路的示例進(jìn)行說明，并且該非易失性半導(dǎo)體存儲器是在存儲器陣列中采用了假接地陣列結(jié)構(gòu)(Virtual Ground Array Architecture:以下筒稱為VGA 。)的存儲器。
圖14是表示本發(fā)明實施例八所涉及的非易失性半導(dǎo)體存儲器 800的結(jié)構(gòu)的方塊圖，且僅對用來說明讀出的結(jié)構(gòu)進(jìn)行了表示。
(整體的構(gòu)成)非易失性半導(dǎo)體存儲器800是假接地陣列結(jié)構(gòu)(以下稱為VGA 結(jié)構(gòu))的存儲器，如圖14所示包括多個陣列單元(ARRAY00 13)、 參考單元陣列(REF ARRAY)、控制電路810、行預(yù)解碼器820、行 解碼器830、 REF行解碼器840、列解碼器850、選擇線解碼器860、 列選^李電路870、預(yù)充電 復(fù)位控制電路880以及讀出電路塊890， 并構(gòu)成了例如MONOS型非易失性存儲器。
(存儲器陣列部的構(gòu)成)在本實施例中，為了便于說明對在一個扇區(qū)(sector)具有兩條字 線的示例進(jìn)行說明。
在非易失性半導(dǎo)體存儲器800中，如圖14所示，在副位線中采 用了 VGA結(jié)構(gòu)的ARRAY00 03在字線方向上順次排列，并且還 配置了參考位線單元。
還有，在ARRAY00 03的下級作為其他扇區(qū)配置有ARRAY1 0 13，并且配置有參考位線的塊(block)也被進(jìn)行了同樣的配置。
進(jìn)而在下級配置有2行X8列的參考單元陣列。即使對于該參考 單元陣列來說，也連接有與存儲單元陣列的字線WL
相同 的參考字線RWL[10] [11]、與選擇線信號SL
相同的參考選捧線RSL
、與主位線MBL
[3]相同的參考主位線RMBL
[3]。
(陣列單元ARRAY00 13的構(gòu)成)由于陣列單元ARRAY00 13都是相同的結(jié)構(gòu)，所以作為代表對ARRAYOO進(jìn)行說明。
圖15是表示ARRAYOO具體結(jié)構(gòu)的方塊圖。在ARRAYOO上，2行X8列共計16個存儲單元以VGA結(jié)構(gòu)排列，并且用來選擇存儲單元的字線WL[OO]以及WL
連接在各自的存儲單元上。還有，副位線SBL0 7由于選捧線信號SL
的控制與主位線MBL
[3]連接。字線方向上的ARRAY01 03也具有相同的結(jié)構(gòu)，副位線選擇性地連接在主位線上。
在本實施例的ARRAYOO中構(gòu)成為兩系統(tǒng)同時被進(jìn)4亍讀出。例如、在ARRAYOO中，存儲單元MC04和存儲單元MC02這兩個系統(tǒng)被同時讀出。
在ARJEIAYOO中，如圖15所示存儲單元MC02以及MC04被連 接在同 一 條字線WL[OO]上。
存儲單元MC02的源極以及漏極被分別連接在副位線SBL2及S BL3上。還有，存儲單元MC04的漏極被連接在副位線SBL4上， 存儲單元MC04的源極被連接在副位線SBL5上。也就是，被同時 讀出的兩個存儲單元的漏極是在夾持著一個存儲單元的情況下連續(xù) 配置而成的。
還有，存儲單元MC02的源極*漏極被連接在各自的副位線SBL 2、 SBL3上，并通過選擇柵極晶體管MSL5、 MSL1連接在主位線 MBL[1]
上。進(jìn)而，主位線MBL[1]
通過列選擇電路870被 分別連接在讀出電路891的節(jié)點VL—ml 、 VH一ml上。
存儲單元MC04的源極 漏極也具有相同的構(gòu)成，被分別連接 在讀出電路892的節(jié)點VL—m2、 VH一m2上。
其他的存儲單元(MCOO、 MC01等)也如圖15所示的那樣被分別 連接在副位線上，進(jìn)而通過選擇柵極晶體管被連接在主位線上。
(參考單元陣列的構(gòu)成)在參考單元陣列中，如圖16所示參考單元MR02、 MR04與存 儲單元的情況相同是以參考單元MR02的源極 漏極、參考單元M R04的漏極*源極的順序排列的，并且被分別連接在參考副位線RS BL2、 RSBL3、 RSBL4及RSBL5上。并且，通過參考選擇柵極晶體 管MRSL6、 MRSL2、 MRSL5及MRSL1連接在參考主位線RMBL [1] [3]上。
參考主位線RMBL[1] [3]通過列選擇電路870分別連接在節(jié)點VL—rl、 VH—rl、 VL一r2、 VH—r2上。
其他的參考存儲單元(MROO、 MR01等)也如圖16所示分別連接在參考副位線上，進(jìn)而通過參考選擇柵極晶體管連接在參考主位線上。
另外，在本實施例中，連接各單元和讀出電路(讀出電路891、 讀出電路892)的位線與上述實施例相同在高側(cè)和低側(cè)作為 一 對布線 配置而成，從而使得寄生電容對稱。
(控制存儲器陣列部的控制部'數(shù)據(jù)路由器(E)ata Router)系統(tǒng)的 構(gòu)成)控制電路810根據(jù)從外部輸入的控制信號對來自ARRAY00 13的信息讀出動作進(jìn)行控制。
行預(yù)解碼器820預(yù)解碼被輸入的行地址后進(jìn)行輸出。
控制電路810解碼被預(yù)解碼了的行地址，并激活上述字線。
REF行解碼器840解碼被預(yù)解碼了的行地址，并激活上述參考字線。
列解碼器850解碼被輸入了的列地址并進(jìn)行輸出。
選擇線解碼器860根據(jù)用列解碼器850所解碼的列地址來輸出決定存儲單元側(cè)的主位線和副位線之間連接關(guān)系的選擇信號SL
、以及決定參考單元側(cè)的主位線和副位線之間連接關(guān)系的選擇信號RSL
。
列選擇電路870根據(jù)用列解碼器850解碼了的列地址將主位線及參考主位線連接在預(yù)充電 復(fù)位控制電路880上。
預(yù)充電 復(fù)位控制電路880對已被選擇了的存儲單元的位線及參考羊元的位線進(jìn)行預(yù)充電及復(fù)位。具體來說，在讀出電路891及讀出電路892的高側(cè)節(jié)點即節(jié)點VH—ml、 VH—m2上通過開關(guān)S W一P施加位線讀出電壓VdBL后進(jìn)行預(yù)充電，另一方面在讀出電 路891及讀出電路892的低側(cè)節(jié)點即節(jié)點VL—ml、 VL—m2上通 過開關(guān)SW—R使位線電壓為0V，對位線電壓進(jìn)行復(fù)位。同樣地在 VH—rl 、 VH—r2上通過開關(guān)SW—P施加位線讀出電壓VdBL并進(jìn) 行預(yù)充電，另一方面在VL—r2、 VL—rl上通過開關(guān)SW—R使位線 電壓為0V,對位線電壓進(jìn)行復(fù)位。
讀出電路塊890包括讀出電路891和讀出電路892。讀出電路 891和讀出電路892從凈皮選4爭的位線中讀出信號。具體來說讀出電 路891是用例如在實施例五中已說明了的讀出電路構(gòu)成的，并輸出 與已被輸入到高側(cè)節(jié)點(節(jié)點VH_ml 、 VH一rl)和低側(cè)節(jié)點(節(jié)點 VL一ml、 VL—rl)上的電壓(或者電流)相對應(yīng)的電壓信號。讀出電 路892也同樣地輸出與已被輸入到高側(cè)節(jié)點(節(jié)點VH一m2、 VH一r2) 和低側(cè)節(jié)點(節(jié)點VL一m2、 VL—r2)上的電壓(或者電流)相對應(yīng)的電 壓信號。例如、當(dāng)將各節(jié)點的電壓分別設(shè)定為VH—ml、 VH—rl、 VL—ml、 VL—rl時，從讀出電路891中輸出的電壓為(VH—ml — VH—rl) — (VL—ml — VL—rl)。
如果對本實施例和實施例五之間的不同點進(jìn)行總結(jié)的話，可歸 納為被應(yīng)用的存儲器陣列是VGA結(jié)構(gòu)、包含兩個系統(tǒng)的讀出系統(tǒng) 以及具有分層位線(hierarchical bit line)結(jié)構(gòu)這三點。在分層位線結(jié) 構(gòu)中，只是在連接存儲單元和讀出放大器的一對布線上增加傳輸門 (上述選擇柵極晶體管及參考選摔柵極晶體管)，而沒有改變上述議 題。
另外，上述所說明的VGA結(jié)構(gòu)與實施例五中所示的陣列結(jié)構(gòu)相 比在存儲單元 參考單元的排列上存在差異。在一般的VGA結(jié)構(gòu) 中，存儲單元的漏極和源極之間被連續(xù)地連接起來。
在上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲器800中，當(dāng)例如存儲單元 MC02和MC04這兩個系統(tǒng)被同時讀出時，首先為了讀出，字線 WL
被激活，并成為高電平。
由此，連接在字線WL
上的所有存儲單元(MCOO MC07)被 激活，并有可能根據(jù)各自存儲的信息("0"或者"1")在該漏極 源 極之間使讀出電流流動。也就是，當(dāng)從存儲單元MC02和MC04中 讀出信息時，連接在各自的漏極 源極上的相鄰的存儲單元(位線)、 具體來說在存儲單元MCOl、 MC03、 MC05有可能使電流流動。例 如、這些存儲單元沒有被連接起來的話，則在相鄰位線上沒有電流 流出(或者流入)，與上文所說明的實施例五的電路沒有任何改變。
其次，通過列選擇電路870，使得主位線對MBL[O]和MBL[l] 被分別連接在節(jié)點VH一ml和節(jié)點VL_ml上，進(jìn)而主位線對MB L[2]和MBL[3]被分別連接在節(jié)點VL一m2和節(jié)點VH—m2上。
還有，選擇線SL
、 SL
、 SL
及SL
被激活，MSL01、 MSL02、MSL05及MSL06被選擇。還有，主位線對MBL
和MBL[l] 被分別連接在副位線SBL4和SBL5上，進(jìn)而主位線對MBL[2]和 MBL[3]被分別連接在副位線SBL2和SBL3上。
然后，利用控制電路810使得預(yù)充電開關(guān)SW—P被接通，且復(fù) 位開關(guān)SW—R被接通，進(jìn)而所選擇的字線WL
被激活。
因為即使激活了字線，存儲單元的電流值也非常小，所以能夠SBL3、 SBL4及SBL5分別被預(yù)充電為0V、 VdBL、 VdBL、 0V電平或者被復(fù)位。'
此時，在參考側(cè)(參考單元陣列)也進(jìn)行同樣的動作。另外，其他 所有的位線被全部放電(discharge)到0V。此外，考慮到干擾等問題 當(dāng)為FG型等非易失性存儲器時，位線預(yù)充電電平VdBL —般為IV 左右。
然后，預(yù)充電開關(guān)SW一P和復(fù)位開關(guān)被斷開。由此，副位線 SBL2、 SBL3、 SBL4及SBL5的電位開始變化。
在此，在從存儲單元MC01 MC05的一系列字線被激活的存儲 單元中，在該源極.漏極間被施加電壓的存儲單元僅為想要讀出的 存儲單元MC02和MC04的源極 漏極的兩端，其他存儲單元的兩 端電壓為0V。由此，根據(jù)存儲單元MC02及MC04的存儲信息，從副位線SBL3向SBL2或者從副位線SBL4向SBL5開始流出讀出 電流。
例如、當(dāng)存儲單元MC02作為信息存儲了 "1"，且存儲單元MC04 作為信息存儲了 "0"時，副位線SBL2的電壓上升，副位線SBL3 的電壓下降，副位線SBL4和SBL5的電壓既沒有下降也沒有上升。 然而，隨著時間的推移，在存儲單元MCOl及MC03的源極 漏極 間產(chǎn)生了電壓差。當(dāng)該電壓差增大時，如果存儲單元MCOl或MC03 所存儲的信息是表示電流流動的"1"時，則對副位線SBL2和SBL3 的電壓變化造成影響。(一般將這種VGA結(jié)構(gòu)特有的給相鄰存儲單 元帶來的漏電流的效果稱為相鄰效應(yīng)(neighboring effect)。)實際上與讀出對象位線相鄰的存儲單元的源極'漏極間的電壓在 大約100mV以下，并能夠設(shè)計成進(jìn)行讀出動作。由于讀出對象的存 儲單元的源極 漏極間的電壓差在大約IV以上，并且相鄰連接并 有可能對電壓變化造成影響的存儲單元的源極 漏極間的電壓差在 大約i00mV以下，所以存在IO倍左右的電流差，影響幅度很小。
由此，雖然與作為讀出對象的存儲單元相鄰地連接有其他激活 的存儲單元，不過可以忽視其所造成的影響，并能夠進(jìn)行讀出。
此外，在本實施例中已經(jīng)對同時讀出存儲單元MC02、 MC04的 2位(bit)的構(gòu)成進(jìn)行了說明，而當(dāng)僅讀出l位時出現(xiàn)了下述問題。
假:沒例如只讀出存儲單元MC04 。此時與存儲單元MC02側(cè)相 關(guān)的副位線SBL2及SBL3所涉及的選擇線沒有被進(jìn)行預(yù)充電或復(fù) 位。
當(dāng)對副位線SBL4進(jìn)行預(yù)充電，且在隨后解除預(yù)充電時，存儲單 元MC03的存儲信息對預(yù)充電解除后的副位線SBL4的電壓遷移產(chǎn) 生影響。這是由于沒有對相鄰存儲單元MC03的源極即副位線SBL3 進(jìn)行預(yù)充電，所以其電位維持原來的低電壓(有時保持0V),而被預(yù) 充電了的副位線SBL4的一部分電荷有時通過存儲單元MC03被副 位線SBL3抽出(extract)的緣故。
防止上迷問題的對策為在例如讀出存儲單元MC04的信息"0" 之際，即使在存儲單元MC03的信息為"1"的情況下僅讀出存儲單元MC04時，也有必要進(jìn)行控制使相鄰的副位線(SBL3)被預(yù)充電 到預(yù)充電電位VdBL,或者在讀出期間保持為預(yù)充電電位。
另外，即使在讀出電路中用圖12所示的電流驅(qū)動型放大器來代 替電壓型雙重差動放大器且使其他的電路構(gòu)成相同時，也與電流驅(qū) 動型放大器被應(yīng)用于通常的陣列構(gòu)成時(實施例四)相同能夠?qū)崿F(xiàn)具 有抗噪聲性的讀出系統(tǒng)。也就是，在電流驅(qū)動型放大器中當(dāng)處于讀 出期間時讀出存儲單元的漏極 源極間的電壓保持預(yù)充電電平(VdB L)、復(fù)位電壓(OV)，并且在相鄰的存儲單元的源極 漏極間沒有施 加電壓，所以完全不存在上述的相鄰效應(yīng)，能夠?qū)崿F(xiàn)更高靈敏度的 讀出動作。
如上所述，在本實施例中也沒有對讀出數(shù)據(jù)進(jìn)行錯誤判斷，能 夠進(jìn)行抗噪聲性強的讀出。
此外，在本實施例中，已經(jīng)對兩個輸出的示例進(jìn)行了說明，而 也可以構(gòu)成為在字線方向上還排列有陣列單元，能夠進(jìn)行多位輸出。
還有，關(guān)于參考單元側(cè)的電路，對該電路是由與存儲單元側(cè)完 全相同的要素構(gòu)成的示例進(jìn)行了說明，而也可以是在考慮到與存儲 單元側(cè)對稱性的基礎(chǔ)上的最小限度的陣列規(guī)模，并且可以在考慮到 與存儲器側(cè)對稱性的基礎(chǔ)上來決定參考側(cè)的參考字線、參考主位線、 參考副位線的數(shù)量等。
《發(fā)明的實施例九》對沒有必要將參考單元自身的電流量調(diào)整為中間電平的非易失 性半導(dǎo)體存儲器的示例進(jìn)行說明。具體來說，如圖17所示在實施例 /V的電路中，在參考單元位線側(cè)的節(jié)點VH—rl和VH—r2之間、 以及VL—rl和VL—r2之間分別增加了開關(guān)SW—H和SW—L，且 在讀出時使高側(cè)節(jié)點之間及低側(cè)節(jié)點之間短路。
在上述的實施例一 /v中，對信息"0"表示電流不流動的狀態(tài)，"i"表示電流流動的狀態(tài)，且參考單元3000的讀出電流#:調(diào)整為存儲單元2000的一半的示例進(jìn)行了說明。然而，在實際的讀出放大 器中，有時也構(gòu)成為將很多電流流出的狀態(tài)設(shè)定為"1"、將只有很 少電流流出的狀態(tài)設(shè)定為"0"來進(jìn)行讀出，也有時使用了讀出電流被調(diào)整為兩種狀態(tài)的中間程度的電流值的參考單元。
在本實施例中，在參考單元陣列中使用了當(dāng)所存儲的"1"被讀出時有大電流流動且當(dāng)"o"被讀出時只有很少電流流動的存儲單元，并且將存儲了 "1"的參考單元用作連接在VH—rl和VL一rl上的 參考單元，將存儲了 "0"的參考單元用作連接在VH—r2和VL—r2 上的存儲單元。
在上述結(jié)構(gòu)的非易失性半導(dǎo)體存儲器中，當(dāng)在讀出時高側(cè)節(jié)點 之間及低側(cè)節(jié)點之間一旦短路的話，則當(dāng)例如在讀出電路891等中 使用了電流驅(qū)動型放大器時，流經(jīng)高側(cè)兩個節(jié)點及低側(cè)兩個節(jié)點的 電流是當(dāng)"0"被讀出時所流經(jīng)的電流和"1"被讀出時所流經(jīng)的電 流之和。因此，實質(zhì)上流經(jīng)讀出放大器的一個節(jié)點的電流為當(dāng)"0" 被讀出時所流經(jīng)的電流和"1"被讀出時所流經(jīng)的電流的平均值，并 且進(jìn)行與被調(diào)整為兩個狀態(tài)中間程度的電流值的參考單元等效的動 作。
還有，當(dāng)使用了電壓型雙重差動》免大器時，在高側(cè)兩個節(jié)點及 低側(cè)兩個節(jié)點分別流經(jīng)參考單元的電流是"0"被讀出時所流經(jīng)的電 流和"1"被讀出時所流經(jīng)的電流之和。另 一方面，由于參考主4立線 的電容增至2倍，所以實質(zhì)上在讀出時所流經(jīng)的參考電流是"0"被 讀出時所流經(jīng)的電流和"1"被讀出時所流經(jīng)的電流的平均值，并且 進(jìn)行與被調(diào)整為兩個狀態(tài)中間程度的電流值的參考單元等效的動 作。
根據(jù)本實施例，如上所述因為能夠使用已存儲有信息"0"的參 考單元和已存儲有信息"1"的參考單元來對流入讀出放大器的電流 量進(jìn)行調(diào)整，所以沒有必要將參考單元自身的電流量調(diào)整為中間電 平。由此，能夠削減用來將參考單元的讀出電流調(diào)整為中間電平的 電路。
另外，在上述各實施例中所說明的存儲于存儲單元中的位數(shù)并 沒有被特別限定。例如即使作為多值存儲器適用于 一 般的電平多值 的存儲器(不是根據(jù)是否有流經(jīng)存儲單元的電流，而是根據(jù)電流流動 的量，存儲了 4值2位，例如"00"、 "01"、 "10"、 "11"。)時，也能夠獲得上述各實施例的效果。還有，也可以適用于被稱為物理多值的MONOS型非易失性存儲器。這是對在漏極端、源極端是否分別存儲了局部電荷的狀態(tài)進(jìn)行記憶的存儲器。在漏極端側(cè)，由于所 施加的電壓使得漏極端耗盡化，所以沒有出現(xiàn)由于漏極端的電荷累 積所引起的單元電流調(diào)制，不過根據(jù)是否存在源極端的電荷累積， 使得該單元電流被加以調(diào)制。由此，雖然是在一個存儲單元的漏 極.源極上能夠獨立存儲信息，不過通過移動讀出位置能夠?qū)βO 側(cè)、源極側(cè)進(jìn)行讀出。
例如在圖14中，在左側(cè)存儲單元MC02中，左側(cè)節(jié)點端(源極) 的信息被讀出，而在右側(cè)存儲單元MC04中右側(cè)節(jié)點端(源極)被讀 出。由于漏極 源極通過移動讀出存儲單元而左右反轉(zhuǎn)，所以能夠 讀出兩側(cè)的信息，且在MONOS型的2位單元中也具有上述實施例 的效果。
還有，在實施例八中，將MONOS型非易失性存儲器作為示例 進(jìn)行了說明，而只要是由該元件電流根據(jù)存儲狀態(tài)而產(chǎn)生變化的元 件所構(gòu)成的存儲器即可，該器件類型等沒有被限定，對于例如N AMD 型、浮柵型等的非易失性存儲器也能夠適用。 (產(chǎn)業(yè)上的利用可能性)
本發(fā)明所涉及的電流或電壓測量電路具有能夠進(jìn)行抗噪聲性 強、精度良好的電壓差測量或電流差測量的效果，作為測量被測量 物兩個端子間的電壓的電壓測量電路、測量向被測量物的兩個端子 中的 一 個端子流入的電流或從被測量物的兩個端子中的另一 個端子 流出的電流的電流測量電路、用來讀取存儲在存儲單元中的信息的 讀出電路、以及非易失性半導(dǎo)體存儲器等是有用的。
權(quán)利要求
1.一種電壓測量電路，對第一電壓和第二電壓之間的電壓差進(jìn)行測量，其特征在于該電壓測量電路包括一對布線，由被供給上述第一電壓的第一布線、和被供給上述第二電壓的第二布線構(gòu)成，并且上述第一布線和上述第二布線被構(gòu)成為上述第一布線所具有的寄生電容和上述第二布線所具有的寄生電容大致相等，以及差動放大器，對從上述第一布線輸入的電壓和從上述第二布線輸入的電壓進(jìn)行差動放大。
2. —種電流測量電路，對向被測量物的兩個端子中的一個端子流入 或從被測量物的兩個端子中的另一個端子流出的電流進(jìn)行測量，其特征在 于該電流測量電路包括一對布線，由連接在上述兩個端子中的一個端子上的第一布線、和連 接在上述兩個端子中的另一個端子上的第二布線構(gòu)成，并且上述第一布線 和上述第二布線被構(gòu)成為上述第一布線所具有的寄生電容和上述第二布線 所具有的寄生電容大致相等，以及差動放大器，對流經(jīng)上述一對布線的電流進(jìn)行差動放大。
3. —種讀出電路，其特征在于 該讀出電路包括一對布線，由連接在存儲單元的源極擴(kuò)散區(qū)域上的位線即源極線、和 連接在漏極擴(kuò)散區(qū)域上的位線即漏極線構(gòu)成，并且上述源極線和上述漏極 線被構(gòu)成為上述源極線所具有的寄生電容和上述漏極線所具有的寄生電容 大致相等，以及差動放大器，對上述源極線上的電壓和上述漏極線上的電壓進(jìn)行差動 放大。
4. 根據(jù)權(quán)利要求3所述的讀出電路，其特征在于 該讀出電路還包括第一預(yù)充電電路，將上述源極線預(yù)充電到第一電壓電位，和 第二預(yù)充電電路，將上述漏極線預(yù)充電到第二電壓電位； 上述差動放大器被構(gòu)成為在上述源極線和漏極線的預(yù)充電解除后進(jìn)4.亍差動it大。
5. 根據(jù)權(quán)利要求4所述的讀出電路，其特征在于 上述一對布線、差動放大器、第一預(yù)充電電路以及第二預(yù)充電電路各設(shè)置有兩個，分別用于參考存儲單元和讀出數(shù)據(jù)的讀出存儲單元，上述讀出存儲單元用差動放大器的輸出電壓和上述參考存儲單元用 差動放大器的輸出電壓被差動放大。
6. 根據(jù)權(quán)利要求3所述的讀出電路，其特征在于該讀出電路還包括電流監(jiān)測器，該電流監(jiān)測器輸出與流經(jīng)上述源極線 的電流量相對應(yīng)的電壓信號、以及與流經(jīng)上述漏極線的電流量相對應(yīng)的電 壓信號，上述差動放大器對上述電流監(jiān)測器輸出的信號進(jìn)行差動放大。
7. 根據(jù)權(quán)利要求6所述的讀出電路，其特征在于該讀出電路還包括用于參考存儲單元和用于讀出存儲單元的兩個電 流監(jiān)測器，該電流監(jiān)測器輸出與流經(jīng)上述源極線的電流量相對應(yīng)的電壓信 號、以及與流經(jīng)上述漏極線的電流量相對應(yīng)的電壓信號，上述讀出存儲單元用差動放大器被構(gòu)成為對讀出存儲單元用電流監(jiān) 測器所輸出的信號進(jìn)行差動放大，上述參考存儲單元用差動放大器被構(gòu)成為對參考存儲單元用電流監(jiān) 測器所輸出的信號進(jìn)行差動放大。
8. —種非易失性半導(dǎo)體存儲器，是假接地陣列結(jié)構(gòu)的非易失性半導(dǎo) 體存儲器，其特征在于該非易失性半導(dǎo)體存儲器包括權(quán)利要求4所述的讀出電路，單元相鄰的存儲單元的漏極線進(jìn)行預(yù)充電。
9. —種非易失性半導(dǎo)體存儲器，是假接地陣列結(jié)構(gòu)的非易失性半導(dǎo) 體存儲器，其特征在于該非易失性半導(dǎo)體存儲器包括權(quán)利要求6所述的讀出電路，和第一預(yù)充電電路，將上迷源極線預(yù)充電到第一電壓電位，以及第二預(yù)充電電路，將上迷漏極線預(yù)充電到第二電壓電位；單元相鄰的存儲單元的漏極線進(jìn)行預(yù)充電。
10. —種非易失性半導(dǎo)體存儲器，是假接地陣列結(jié)構(gòu)的非易失性半導(dǎo) 體存儲器，其特征在于該非易失性半導(dǎo)體存儲器包括權(quán)利要求5所述的讀出電路，上述讀出存儲單元用第二預(yù)充電電路構(gòu)成為當(dāng)上述讀出存儲單元被讀出時，對與被讀出的讀出存儲單元相鄰的讀出存儲單元的漏極線進(jìn)行預(yù)充電，上述參考存儲單元用第二預(yù)充電電路構(gòu)成為對與被讀出的參考存儲 單元相鄰的參考存儲單元的漏極線進(jìn)行預(yù)充電。
11. 一種非易失性半導(dǎo)體存儲器，是假接地陣列結(jié)構(gòu)的非易失性半導(dǎo) 體存儲器，其特征在于該非易失性半導(dǎo)體存儲器包括 權(quán)利要求7所述的讀出電路，和第一預(yù)充電電路，將上述源極線預(yù)充電到第一電壓電位，以及 第二預(yù)充電電路，將上述漏極線預(yù)充電到第二電壓電位； 上述一對布線、差動放大器、第一預(yù)充電電路以及第二預(yù)充電電路各設(shè)置有兩個，分別用于參考存儲單元和讀出數(shù)據(jù)的讀出存儲單元；上述參考存儲單元用第二預(yù)充電電路構(gòu)成為對與被讀出的參考存儲單元相鄰的參考存儲單元的漏極線進(jìn)行預(yù)充電。
12. —種非易失性半導(dǎo)體存儲器，是假接地陣列結(jié)構(gòu)的非易失性半導(dǎo) 體存儲器，其特征在于該非易失性半導(dǎo)體存儲器包括權(quán)利要求4所述的讀出電路、被同時讀 出的第一存儲單元及第二存儲單元、以及設(shè)置在上述第一存儲單元及第二 存儲單元之間的第三存儲單元，上述第三存儲單元構(gòu)成為當(dāng)上述第一存儲單元及第二存儲單元被同 時讀出時，連接在上述第三存儲單元上的源極線及漏極線被預(yù)充電到同電位。
13. —種非易失性半導(dǎo)體存儲器，是假接地陣列結(jié)構(gòu)的非易失性半導(dǎo)體存儲器，其特征在于該非易失性半導(dǎo)體存儲器包括權(quán)利要求6所述的讀出電路、被同時讀 出的第一存儲單元及第二存儲單元、以及設(shè)置在上述第一存儲單元及第二 存儲單元之間的第三存儲單元，上述第三存儲單元構(gòu)成為當(dāng)上述第一存儲單元及第二存儲單元被同 時讀出時，連接在上述第三存儲單元上的源極線及漏極線被預(yù)充電到同電 位。
14. 根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲器，其特征在于 該非易失性半導(dǎo)體存儲器設(shè)置有分別用作參考存儲單元和讀出存儲單元的上述第一存儲單元、第二存儲單元以及第三存儲單元。
15. 根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲器，其特征在于 該非易失性半導(dǎo)體存儲器設(shè)置有分別用作參考存儲單元和讀出存儲單元的上述第一存儲單元、第二存儲單元以及第三存儲單元。
16. 根據(jù)權(quán)利要求14所述的非易失性半導(dǎo)體存儲器，其特征在于 該非易失性半導(dǎo)體存儲器還包括開關(guān)，在上述參考存儲單元被讀出時，該開關(guān)將被讀出的參考存儲單元和其他的參考存儲單元的源極線彼此 電連接起來，并將被讀出的參考存儲單元和其他的參考存儲單元的漏極線 彼此電連接起來，上述被讀出的參考存儲單元構(gòu)成為當(dāng)在被讀出時是與其他的參考存 儲單元被同時讀出的，被同時讀出的兩個參考存儲單元分別儲存有規(guī)定的信息，使得在被讀 出時互不相同的電流流動。
17. 根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲器，其特征在于 該非易失性半導(dǎo)體存儲器還包括開關(guān)，在上述參考存儲單元被讀出時，該開關(guān)將被讀出的參考存儲單元和其他的參考存儲單元的源極線彼此 電連接起來，并將被讀出的參考存儲單元和其他的參考存儲單元的漏極線 彼此電連接起來，儲單元被同時讀出的，被同時讀出的兩個參考存儲單元分別儲存有規(guī)定的信息，使得在被讀 出時互不相同的電流流動。
18. 根據(jù)權(quán)利要求IO所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
19. 根據(jù)權(quán)利要求ll所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
20. 根據(jù)權(quán)利要求14所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
21. 根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第一預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
22. 根據(jù)權(quán)利要求IO所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
23. 根據(jù)權(quán)利要求11所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
24. 根據(jù)權(quán)利要求14所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
25. 根據(jù)權(quán)利要求15所述的非易失性半導(dǎo)體存儲器，其特征在于 由讀出存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓、與由參考存儲單元用第二預(yù)充電電路生成的預(yù)充電電壓彼此為同電位。
26. 根據(jù)權(quán)利要求8所述的非易失性半導(dǎo)體存儲器，其特征在于 上述存儲單元是浮柵型存儲單元或者金屬氧化物氮氧化物半導(dǎo)體型存儲單元。
27. 根據(jù)權(quán)利要求9所述的非易失性半導(dǎo)體存儲器，其特征在于 上述存儲單元是浮柵型存儲單元或者金屬氧化物氮氧化物半導(dǎo)體型存儲單元。
28. 根據(jù)權(quán)利要求IO所述的非易失性半導(dǎo)體存儲器，其特征在于 上述存儲單元是浮柵型存儲單元或者金屬氧化物氮氧化物半導(dǎo)體型存儲單元。
29. 根據(jù)權(quán)利要求11所述的非易失性半導(dǎo)體存儲器，其特征在于 上述存儲單元是浮柵型存儲單元或者金屬氧化物氮氧化物半導(dǎo)體型存儲單元。
30. 根據(jù)權(quán)利要求12所述的非易失性半導(dǎo)體存儲器，其特征在于 上述存儲單元是浮柵型存儲單元或者金屬氧化物氮氧化物半導(dǎo)體型存儲單元。
31. 根據(jù)權(quán)利要求13所述的非易失性半導(dǎo)體存儲器，其特征在于 上述存儲單元是浮柵型存儲單元或者金屬氧化物氮氧化物半導(dǎo)體型存儲單元。
32. —種差動放大器，其特征在于 該差動放大器包括第一差動放大器及第二差動放大器，彼此增益相同而彼此最理想的輸 入范圍不同，以及第三差動放大器，對上述第一差動放大器及第二差動放大器的輸出進(jìn) 行差動放大。
全文摘要
本發(fā)明公開了一種電流或電壓測量電路、讀出電路、非易失性半導(dǎo)體存儲器以及差動放大器。在由第一信號線(120a)和第二信號線(120b)構(gòu)成的一對布線(120)中，將第一信號線(120a)和第二信號線(120b)設(shè)置成為彼此寄生電容基本相同。并且，利用一對布線(120)將被測量元件(1000)的兩個輸出端子和差動放大器(110)的輸入端子連接起來。由此，包含在第一信號線(120a)和第二信號線(120b)中的噪聲成為共模噪聲，該噪聲由于差動放大器(110)的差動放大而被抵消。
文檔編號G11C16/06GK101238524SQ20068002898
公開日2008年8月6日 申請日期2006年7月10日 優(yōu)先權(quán)日2006年7月10日
發(fā)明者圓山敬史, 小島誠 申請人:松下電器產(chǎn)業(yè)株式會社