專利名稱：用于抑制電壓抖動的電路及其方法
技術領域：
本發(fā)明是有關于一種電子電路，特別是關于一種抑制電壓抖動電路。
背景技術：
在現今的集成電路的設計已然朝向越來越高速及低電壓的方向邁進，且
芯片因封裝所產生的寄生電感，如打線(bond wire)，對集成電路的內部電路 的影響越來越顯著，例如電源產生電壓抖動的現象。尤其是在高頻且低壓的 集成電路設計上，此一用以抑制電壓抖動的已知技術的等效電路圖100電壓 抖動現象會大大地降低電路的特性表現。
然，目前用于抑制電壓抖動的已知技術，第一種是采用較好的封裝方式。 第二種是采用多重打線，例如是或三重打線、四重打線、或是五重打線的方 式。圖1繪示了已知技術的五重打線的示意圖100。在此已知技術的芯片102， 包含接腳104、多個功率接合墊105 - 109、多個打線110 ~ 114及等效電容 120。其中，該打線110~ 114具有電感值，該打線110~ 114是分別耦接于該 接腳104與該功率接合墊105、 106~109間；該功率接合墊105 ~ 109是耦接 于該芯片102內部的電源端。理論上，越多重的打線其抑制的效果越好；因 為是利用越多重電感并聯，其等效電感值會較小的原理來降低寄生電感值。 而這兩種方式的目的皆是在降低寄生電感值，以使得電壓抖動所造成的電路 特性下降的現象能有所改善。
由于采用較好的封裝方式或是使用較多條的打線(即，須要較多的接合墊 (bonding pad),故可能必須加大芯片面積方可容納較多的接合墊)，因此其 所付出的成本(封裝成本、打線成本)亦會較高，但其所帶來的效果并非十分 有效。不諱言地，對于一個IC,其竟爭力在于其電路特性的表現上。但，價 格亦是個不容忽視的竟爭條件，而價格則是反應在成本上。因此，如何能兼 具電路特性的表現及降低成本，則是集成電路設計研發(fā)人員向來極重視的一 項考慮議題。
至此，由上述可知可明顯得知，用以抑制電壓抖動的已知技術的成本較
為昂貴。因此，亟需要一種新穎的發(fā)明以解決上述及未來須面臨的問題。

發(fā)明內容
本發(fā)明的目的之一，在于提供一種用于抑制電壓抖動的電路，以解決上 述的問題。
本發(fā)明的目的之一，在于提供一種用于抑制電壓抖動的電路，對于未來 電路朝向低電壓化及高頻的趨勢而提出應對之道。
本發(fā)明的目的，在于提供一種用于抑制電壓抖動的電路。該抑制電壓抖 動電路無須使用過多的接合墊、或是較好的封裝，以減少電路的制造成本。
本發(fā)明的一種用于抑制電壓抖動的電路包含接腳、第一功率接合墊、第 二功率接合墊、第一電感、第二電感、阻尼阻抗及電容。該第一電感及該第
二電感分別用以等效該接腳與該第 一功率接合墊及該第二功率接合墊間的寄 生電感，且分別耦接于該接腳與該第 一功率接合墊之間及該接腳與該第二功 率接合墊之間。該第一功率接合墊，用以耦接至該電路內部的電源端，其中 該電源端可為電路內部的高電平電源端或低電平電源端。該阻尼阻抗用以連 接該電路內部的電源端與該第二功率接合墊，而該電容用以等效該電路內部 的高電平電源端與該電路內部的低電平電源端間的電容值，且耦接于該電路 內部的高電平電源端與該電路內部的低電平電源端之間。
爾后，視上述元件所構成的等效電路內元件數值的不同，來調整該阻尼 阻抗的數值，以期使達到該等效電路兩端點間的電壓抖動最快穩(wěn)定的要求。
此等效電路架構中的阻尼阻抗值，不但可有效抑制電壓抖動的現象，進 而提升電路特性的表現。另，由于芯片外部的I/O接腳也大幅地減少，亦間 接嘉惠了芯片成本的支出。
本發(fā)明提供了一種抑制電壓抖動電路，用以減少集成電路的電壓抖動現
象，該抑制電壓抖動電路包含接腳；第一接合墊，用以耦接該集成電路內 部的電源線；第一打線，耦接于該接腳與該第一接合墊之間，該第一打線具 有第一電感；第二接合墊；第二打線，耦接于該接腳與該第二接合墊之間， 該第二打線具有第二電感；阻尼阻抗，耦接于該集成電路內部的該電源線與 該第二接合墊之間。
本發(fā)明還提供了 一種抑制電壓抖動方法，用以減少集成電路的電壓抖動 現象，該方法包含提供接腳；提供第一接合墊用以耦接集成電路內部的電 源線；提供第一打線用以耦接于該接腳與該第一接合墊之間，其中該第一打 線具有第一電感；提供第二接合墊；提供第二打線用以耦接于該接腳與該第 二接合墊之間，其中該第二打線具有第二電感；提供阻尼阻抗用以耦接于該 集成電路內部的該電源線與該第二接合墊之間。
本發(fā)明還提供了 一種抑制電壓抖動電路，用以減少集成電路的電壓抖動 現象，該電路包含接腳；第一接合墊；第一打線，耦接于該接腳與該第一 接合墊之間，該第一打線具有第一電感；以及阻尼阻抗，用以耦接于該集成 電路內部的電源端與該第一接合墊之間，其中，該阻尼阻抗的阻抗值是依據 控制信號所調整；其中，該集成電路還包括內部電路，該內部電路耦接該電 源端，用以執(zhí)行預定功能，其中通過降低該電源線的電源抖動情形以避免該 內部電路的不正常操作。
本發(fā)明還提供了 一種抑制電壓抖動方法，用以減少集成電路的電壓抖動 現象，該方法包含提供接腳；提供第一接合墊；提供第一打線用以耦接于 該接腳與該第一接合墊之間，其中該第一打線具有第一電感；以及提供阻尼 阻抗用以耦接于該集成電路內部的該電源線與該第一接合墊之間，其中，該 阻尼阻抗的阻抗值是依據控制信號所調整；其中，該集成電路還包括內部電 路，該內部電路耦接該電源端，用以執(zhí)行預定功能，其中通過降低該電源線 的電源抖動情形以避免該內部電路的不正常操作。
本發(fā)明還提供了 一種抑制電壓抖動電路，用以減少集成電路的電壓抖動 現象，該電路包含接腳；第一接合墊；第一打線，耦接于該接腳與該第一 接合墊之間，該第一打線具有第一電感；阻尼阻抗，用以耦接于該集成電路 內部的電源端與該第一接合墊之間，其中，該阻尼阻抗的阻抗值是依據控制 信號所調整；以及控制電路，耦接該阻尼阻抗，用以監(jiān)視該電源線的電壓變 化，并用以輸出該控制信號至該阻尼阻抗。
通過上述的說明，無論電路是釆用何種頻率及電壓，電壓抖動的現象皆 可通過本發(fā)明而得到大幅地改善。且，由于芯片無須增加過多的接合墊數目， 也使得芯片成本支出的降低。于此，可見本案不畬為一新穎的發(fā)明。


圖1為用以抑制電壓抖動的已知技術。
圖2為根據本發(fā)明的抑制電壓抖動電路的一實施例的示意圖。 圖3為圖2的等效電路圖。
圖4為圖3的等效電路圖300的r^模擬結杲。
圖5為根據本發(fā)明的抑制電壓抖動電路的另一實施例。
圖6為本發(fā)明的一實施例與已知的五重打線方式以計算機仿真所得的結
100已知技術的用以抑制電壓抖動的電路102芯片104接腳
105功率接合墊106功率接合墊
107功率接合墊108功率接合墊
109功率接合墊110打線
111打線112打線
113打線114打線
120等效電容
200抑制電壓抖動電路
202心巧204接腳
206第一功率接合墊208第二功率接合墊
210第一打線212第二打線
214阻尼阻抗216電容
300圖2的等效電路圖
302第一等效電感304第二等效電感
306阻尼阻抗308測試信號
310電容
400等效電if各圖300的WO模擬結果
500抑制電壓抖動電路
502芯片504接腳
506第一功率接合墊508第二功率接合墊
510第一打線512第二打線
514阻尼阻抗516電容
517控制電路518檢測單元
519控制邏輯器 600 計算^L仿真結果的示意圖
602 已知的五重打線方式以計算機仿真所得的結果 604 本發(fā)明的 一 實施例以計算機仿真所得的結果
高電平電源端 F 低電平電源端
「W 圖3的等效電路圖的端點電壓
具體實施例方式
在說明書及后續(xù)的申請專利范圍當中使用了某些詞匯來指稱特定的元 件。所屬領域中具有通常知識者應可理解，硬件制造商可能會用不同的名詞 來稱呼同 一 個元件。本說明書及后續(xù)的申請專利范圍并不以名稱的差異來作 為區(qū)分元件的方式，而是以元件在功能上的差異來作為區(qū)分的準則。在通篇 說明書及后續(xù)的請求項當中所提及的r包含」為一開放式的用語，故應解釋 成r包含但不限定于」。以外，「耦接」 一詞在此是包含任何直接及間接的電 氣連接手段。
圖2為根據本發(fā)明的抑制電壓抖動電路的一實施例的示意圖。圖3為圖 2的等效電路圖300。如圖2所示，該用于抑制電壓抖動的電路200包含接腳 204、第一接合墊206、第二接合墊208、第一打線210、第二打線^2、阻尼 阻抗214及電容216。該第一打線210與該第二打線212分別具有第一電感 302及第二電感304,是分別用以等效用以等效該接腳2(H與該第一接合墊 206及該第二接合墊208間的寄生電感，且分別耦接于該接腳2(M與該第一 接合墊206之間及該接腳204與該第二接合墊208之間。該第一接合墊206, 耦接至該電路內部的電源端，其中該電源端可為電路內部的高電平電源端(例 如^)或低電平電源端(例如K、、)。該阻尼阻抗214用以連接該電路內部 的電源端與該第二接合墊208,而該電容216則是用以等效該電路內部的高 電平電源端與該電路內部的低電平電源端間的電容值。在另一實施例，該第 一接合墊206與該第一打線210可以被省略。
爾后，視上述元件所構成的等效電路內的元件的數值的不同，來調整該 阻尼阻抗的數值，以期使達到該等效電路兩端點間的電壓抖動較小的要求。
請參閱圖3。圖3為圖2的等效電路圖300，其為等效電感304串聯阻尼 阻抗306，且與第一電感302、第二電感304、測試信號308及電容310并聯 而成；在此等效電路圖300中，假設灌入單位步階函數信號(unit step
function)來作較近似于真實電路的仿真。這里，我們利用拉式轉換(Laplace transfrom)來對V(s)-I(s)Z(s)來作計算，可得電路圖300的特性方程式如下
<formula>formula see original document page 11</formula>
<formula>formula see original document page 11</formula>
于上面的特性方程式可得到圖2的等效電路圖300的r(f)模擬結果。此結 果是顯示于圖4。由此可知，當阻尼阻抗306過大(例如是1000歐姆)或過小 (例如是1歐姆)時，其Wf)的噪聲抖動程度均較嚴重。唯有接近某一特定值(例 如是46歐姆)時，會有抖動較小且收斂較快的現象。當然，該阻尼阻抗306 會視該等效電路圖300的內部元件的數值的不同而調整，而有使得葉)的抖動 較小且收斂較快。換言之，該阻尼阻抗306的數值是視該等效電路圖300的 內部元件數值而決定。
在一實施例中，該阻尼阻抗306為電阻元件；在一較佳實施例中，該阻 尼阻抗306為可調式電阻電路，該可調式電阻電路接收控制信號(例如是來自 圖5的控制電路517 ),且該可調式電阻電路依據該控制信號以產生相對應 的電阻值。在一較佳實施例中，該控制信號是來自至少一個控制暫存器，該 控制暫存器所儲存的該控制信號的數值是可由軟件或是固件或是自動檢測后 被直接或是間接設定的。在另一實施例中，可調式電阻電路為電阻網絡電路 包括多個電阻元件以及至少 一個相對應的控制開關，其中通過該控制開關的
并聯的方式)以達到電阻值的調整，例如是改變串聯的個數或是并聯的個數。 其中該控制開關是分別被所接收到的相對應的控制信號所控制。
由于圖2中的第一打線210與第二打線212的電感值只能預估其大約范 圍，且為無法精確控制及無法事先預估的實際的電感值。 一較佳實施例中， 請參考圖5為根據本發(fā)明的另一實施例的一種用于抑制電壓抖動電路。圖5 相較于圖2多了控制電路517，該控制電路517用以接收該電壓信號，以及 用以監(jiān)視或是檢測該電壓信號的變動情形，并依據該電壓信號的變動情形輸 出適當的控制信號以調整該可調式電阻電路514的電阻值，以達到抑制電壓 抖動的較佳效能。
該控制電路517有許多實施例；例如該控制電路517包括檢測單元518
以及控制邏輯器519。該檢測單元518為計數器。該控制邏輯器519先設定 該阻尼阻抗514的阻抗值，然后產生電壓抖動的現象(例如利用至少一控制 開關元件與一電流源以造成電流瞬間的抽放，即可造成的電壓抖動)，同時該 計數器用以在預定時間內計數該電壓信號的抖動次數，并將該計數值提供給 該控制邏輯器519。該控制邏輯器519依序重復上述的步驟即可得到對應到 不同的該阻尼阻抗514的阻抗值的多個計數值，然后再自該些計數值可決定 出該阻尼阻抗514較佳的阻抗值(即是該些計數值中判斷出最小的計數值，并 依據該最小的計數值找出所對應的阻抗值)，并輸出適當的控制信號。另一實 施例中，該檢測單元518可以是模擬數字轉換器；在此實施例中，該模擬數 字轉換器輸出代表著電壓信號變動情形的數字信號，該控制邏輯器519接收 并記錄代表著電壓信號變動情形的數字信號，并判斷出變動情形最小的一個 (例如是在累加二相鄰的數字信號的數值差，若累加值最小即代表抖動情形最 小)以決定出較佳的阻抗值；另一實施例中，該檢測單元518可以是比較器， 該比較器接收該電壓信號以及參考電壓，當該電壓信號變動情形越嚴重，該 比較器的輸出值的變化的次數就越多(即"高電平"與"低電平"的轉換次數)； 當該電壓信號變動情形越不嚴重，該比較器的輸出值的變化的次數就越少， 該控制邏輯器519依據轉換次數即可判斷出較佳的阻抗值。該控制電路517 可于一般正常工作模式(每間隔固定的或是隨意的間隔)、校準模式下、電路 剛啟動時的狀態(tài)下進行工作。 一實施例，于校準模式下，該控制電路517所 產生的控制信號被儲存在儲存單元(未繪示出)，于正常模式下，該儲存單元 用以輸出該控制信號，以及該抑制電壓抖動電路被禁能(disable);該儲存單 元可以是任何具有儲存功能的元件，例如是暫存器、各種存儲器、緩沖器、… 等。
圖6為本發(fā)明的一實施例與已知的五重打線方式以計算機仿真所得的結 果。由圖6可明顯發(fā)現本發(fā)明的實施例相較于已知的多重打線方式有顯著的效果。
此等效電路架構中的阻尼阻抗值，不但可有效抑制電壓抖動的現象，進 而提升電路特性的表現。另，由于芯片外部的I/O接腳也大幅地減少，亦間 接嘉惠了芯片成本的支出。由于有效抑制電壓抖動的現象，故對于芯片內部 的電路而言，將有效地減少其噪聲的影響而誤操作的機率。本發(fā)明特別適合 用于低電壓源的電路或是數字電路或是用于低電壓源的數字電路，因為低電
壓源的電路或是數字電路皆特別容易受到電壓抖動現象的影響。
通過上述的說明，無論電路是采用何種頻率及電壓，電壓抖動的現象皆
可通過本發(fā)明而得到大幅地改善。且，由于芯片的I/O接腳的減少，也使得
芯片成本支出的降低。
本領域技術人員當可通過上述電路的描述而得知此方法的其它細部特
征，故在此不再贅述。
惟以上所述者，僅為本發(fā)明的較佳實施例而已，并非用來限定本發(fā)明實
施的范圍，舉凡依本發(fā)明權利要求范圍所述的形狀、構造、特征及精神所為
的均等變化與修飾，均應包括于本發(fā)明的權利要求范圍內。
權利要求
1. 一種抑制電壓抖動電路，用以減少集成電路的電壓抖動現象，該抑制電壓抖動電路包含接腳；第一接合墊，用以耦接該集成電路內部的電源線；第一打線，耦接于該接腳與該第一接合墊之間，該第一打線具有第一電感；第二接合墊；第二打線，耦接于該接腳與該第二接合墊之間，該第二打線具有第二電感；阻尼阻抗，耦接于該集成電路內部的該電源線與該第二接合墊之間。
2. 根據權利要求1所述的抑制電壓抖動電路，其中，該阻尼阻抗的阻抗 值用以降低該電源線的電源抖動情形。
3. 根據權利要求1所述的抑制電壓抖動電路，其中，該阻尼阻抗的阻抗 值是依據控制信號所調整。
4. 根據權利要求3所述的抑制電壓抖動電路，還包括 儲存單元，用以儲存該控制信號。
5. 根據權利要求1所述的抑制電壓抖動電路，還包括控制電路，耦接該阻尼阻抗，用以監(jiān)視該電源線的電壓變化，以輸出控 制信號至該阻尼阻抗，其中該阻尼阻抗的阻抗值是與該控制信號相對應。
6. 根據權利要求5所述的抑制電壓抖動電路，該控制電路還包括 檢測電路，用以監(jiān)視該電源線的電壓變化，以輸出檢測結果；以及 控制邏輯器，耦接該檢測電路，用以依據該檢測結果以輸出該控制信號。
7. 根據權利要求6所述的抑制電壓抖動電路，該檢測電路包括計數器， 用以計數該電源線的抖動現象以輸出計數信號，其中該控制邏輯器依據該計 數信號以輸出該控制信號。
8. 根據權利要求6所述的抑制電壓抖動電路，該檢測電路包括比較器，用以比較該電源線的電壓信號以及參考電壓，以輸出比較信號，其中該控制 邏輯器依據該比較信號以輸出該控制信號。
9. 根據權利要求8所述的抑制電壓抖動電路，其中該比較信號的電平的轉換次數與該電源線的抖動現象相對應。
10. 根據權利要求6所述的抑制電壓抖動電路，其中該檢測電路包括模 擬數字換轉器。
11. 根據權利要求5所述的抑制電壓抖動電路，其中該集成電路包括內 部電路，該抑制電壓抖動電路是操作于該內部電路的啟動初期。
12. 根據權利要求5所述的抑制電壓抖動電路，其中該抑制電壓抖動電 路是操作于校準模式，在該校準模式時，該抑制電壓抖動電路依次改變該阻 尼阻抗的該阻抗值以產生出多個檢測結果，該控制邏輯器是依據該多個檢測 結果以輸出該控制信號。
13. 根據權利要求5所述的抑制電壓抖動電路，其中該抑制電壓抖動電 路主動引發(fā)該電源線的電壓抖動現象以進行該該阻尼阻抗的該阻抗值的調 整。
14. 根據權利要求13所述的抑制電壓抖動電路，其中該抑制電壓抖動電路是通過電流瞬間抽放的方式以造成該電源線的電壓抖動現象。
15. 根據權利要求1所述的抑制電壓抖動電路，其中該集成電路還包括 內部電路，耦接該電源線，用以執(zhí)行預定功能；其中，通過降低該電源線的電源抖動情形以避免該內部電路的不正常操作。
16. 根據權利要求1所述的抑制電壓抖動電路，其中該阻尼阻抗包括多個電阻元件以及多個開關元件，其中通過該控制信號控制該多個開關元件的 導通與否以調整該阻尼阻抗的該阻抗值。
17. —種抑制電壓抖動方法，用以減少集成電路的電壓抖動現象，該方法包含提供接腳；提供第 一接合墊用以耦接集成電路內部的電源線； 提供第一打線用以耦接于該接腳與該第一接合墊之間，其中該第一打線 具有第一電感；提供第二接合墊；提供第二打線用以耦接于該接腳與該第二接合墊之間，其中該第二打線 具有第二電感；提供阻尼阻抗用以耦接于該集成電路內部的該電源線與該第二接合墊之間。
18. 根據權利要求17所述的方法，其中，該阻尼阻抗的阻抗值是依據控制信號所調整。
19. 根據權利要求17所述的方法，還包括監(jiān)視該電源線的電壓變化，以輸出控制信號至該阻尼阻抗，其中該阻尼 阻抗的阻抗值是與該控制信號相對應。
20. 根據權利要求17所述的方法，還包括于不同時間計數該電源線的電壓抖動以產生多個計數結果；以及 依據該多個計數結果以輸出控制信號至該阻尼阻抗，其中該阻尼阻抗的 阻抗值是與該控制信號相對應。
21. 根據權利要求17所述的方法，還包括于不同時間比較該電源線的電壓以及參考電壓以產生多個比較信號；以及依據該多個比較信號以輸出控制信號至該阻尼阻抗，其中該阻尼阻抗的 阻抗值是與該控制信號相對應。
22. 根據權利要求19所述的方法，其中在該監(jiān)視步驟之前還包括引發(fā)該電源線的電壓抖動現象。
23. —種抑制電壓抖動電路，用以減少集成電路的電壓抖動現象，該電 路包含接腳；第一接合墊；第一打線，耦接于該接腳與該第一接合墊之間，該第一打線具有第一電 感；以及阻尼阻抗，用以耦接于該集成電路內部的電源端與該第 一接合墊之間， 其中，該阻尼阻抗的阻抗值是依據控制信號所調整；其中，該集成電路還包括內部電路，該內部電路耦接該電源端，用以執(zhí) 行預定功能，其中通過降低該電源線的電源抖動情形以避免該內部電路的不 正常操作。
24. 根據權利要求23所述的抑制電壓抖動電路，還包括 儲存單元，用以儲存該控制信號。
25. 根據權利要求23所述的抑制電壓抖動電路，還包括控制電路，耦接該阻尼阻抗，用以監(jiān)^L該電源線的電壓變化，以輸出控 制信號至該阻尼阻抗，其中該阻尼阻抗的阻抗值是與該控制信號相對應。
26. 根據權利要求25所述的抑制電壓抖動電路，該控制電路還包括 檢測電路，用以監(jiān)視該電源線的電壓變化，以輸出檢測結果；以及 控制邏輯器，耦接該檢測電路，用以依據該檢測結果以輸出該控制信號。
27. —種抑制電壓抖動方法，用以減少集成電路的電壓抖動現象，該方 法包含提供接腳； 提供第一接合墊；提供第一打線用以耦接于該接腳與該第一接合墊之間，其中該第一打線 具有第一電感；以及提供阻尼阻抗用以耦接于該集成電路內部的該電源線與該第 一接合墊之 間，其中，該阻尼阻抗的阻抗值是依據控制信號所調整；其中，該集成電路還包括內部電路，該內部電路耦接該電源端，用以執(zhí) 行預定功能，其中通過降低該電源線的電源抖動情形以避免該內部電路的不 正常操作。
28. —種抑制電壓抖動電路，用以減少集成電路的電壓抖動現象，該電 路包含接腳；第一接合墊；第一打線，耦接于該接腳與該第一接合墊之間，該第一打線具有第一電感；阻尼阻抗，用以耦接于該集成電路內部的電源端與該第 一接合墊之間， 其中，該阻尼阻抗的阻抗值是依據控制信號所調整；以及控制電路，耦接該阻尼阻抗，用以監(jiān)視該電源線的電壓變化，并用以輸 出該控制信號至該阻尼阻抗。
全文摘要
一種抑制電壓抖動電路及其方法被揭露。該抑制電壓抖動電路用以減少集成電路的電壓抖動現象，該抑制電壓抖動電路包含接腳；第一接合墊，用以耦接該集成電路內部的電源線；第一打線，耦接于該接腳與該第一接合墊之間，該第一打線具有第一電感；第二接合墊；第二打線，耦接于該接腳與該第二接合墊之間，該第二打線具有第二電感；阻尼阻抗，耦接于該集成電路內部的該電源線與該第二接合墊之間。
文檔編號G11C5/04GK101206907SQ20061017013
公開日2008年6月25日 申請日期2006年12月22日 優(yōu)先權日2006年12月22日
發(fā)明者葉明郁, 洪英真 申請人:瑞昱半導體股份有限公司