專利名稱：電荷捕獲非易失性存儲器的編程操作方法
技術領域：
本發(fā)明涉及電可編程可擦除非易失性存儲器，特別是涉及電荷捕獲存儲器的編程操作。
背景技術：
基于電荷儲存結構(charge storage structure)的電可編程可擦除非易失性存儲器技術被稱為EEPROM和快閃存儲器(flash memory)，用于各種現代應用。有多種存儲單元(memory cell)結構被用于EEPROM和快閃存儲器。隨著集成電路尺寸的不斷縮小，人們對基于電荷捕獲介電層(chargetrapping dialectric layer)的存儲單元結構越來越感興趣，因為其制造工藝的可測量性(scalability)和簡單性(simplicity)。例如，已知的基于電荷捕獲介電層的存儲單元結構的產業(yè)名稱包括NROM、SONOS和PHINES。這些存儲單元結構通過將電荷捕獲在電荷捕獲介電層(如氮化硅)中儲存數據。負電荷被捕獲后，存儲單元的閾電壓(threshold voltage)就會上升。通過除去電荷捕獲層中的負電荷降低存儲單元的閾電壓。
許多現有技術的器件中使用的基本技術之一是將電荷注入電荷儲存元件，這種技術被稱為熱電子注入(hot electron injection)。熱電子注入是在存儲單元的控制柵極(control gate)上施加高電壓、在漏極(drain)上施加高電壓、并在源極(source)接地或施加低電壓。這種偏壓配置導致電流流入溝道(channel)，并且由于高控制柵電壓形成的電場使熱電子由溝道注入電荷儲存元件。利用熱電子注入技術編程的SONOS類型單元在本說明書中被稱為NROM單元。
用于熱電子注入的偏壓方法存在許多種變化。這些變化產生的一個主要問題是在于在一個大的陣列中存儲單元在編程操作中的表現并不一致所引起的。因此，對于某一給定的編程脈沖，注入單一器件上的陣列中存儲單元的電荷儲存元件中的電荷量的分布很寬。經過編程脈沖后的寬分布的電荷使存儲單元閾電壓的預測變得困難。相應地，產生了試圖算出電荷分布的算法，典型的作法是在施加編程脈沖后執(zhí)行一校驗操作，測試存儲單元在脈沖后的閾值。如果在第一脈沖后閾值未達到目標閾值，那么就重試編程，之后再進行一次校驗操作，如此類推。Bloom等人在2002年5月28日授權的美國專利6,320,786“PROGRAMMING OF NONVOLATILE MEMORY CELLS”和Parker在2001年4月17日授權的美國專利6,219,276“MULTILEVEL CELLPROGRAMMING”中討論了這一問題。
某些傳統(tǒng)的編程方法是基于施加恒定漏極電壓的算法、在編程操作期間步進漏極電壓的算法，以及在編程操作期間步進柵極電壓的算法。然而，這些用于NROM的算法不會在許多次脈沖后導致閾電壓收斂，同時要求進行校驗操作以便確定操作的結束。校驗操作非常耗時，并要求復雜的編程算法和支持電路。在浮置柵極快閃存儲器中，盡管一些編程算法可以自收斂，但是能夠提高編程速度和精確度。
因此有必要為自收斂的電荷儲存存儲單元提供一種編程算法，除去或減少對校驗操作的需要，并減少程序操作所需要的時間。還有，有必要提供一種自收斂在多于一個目標閾值電平的編程算法，這樣就能夠在一單個存儲單元進行多位存儲。

發(fā)明內容
本發(fā)明提供一種每個單元多位自收斂編程的方法，電荷儲存存儲單元具有在一個襯底內的源極和漏極、電荷儲存元件和一控制柵極。在一個實施例中，該方法包括從待存儲于存儲單元中的多于兩個的數據值中確定一個數據值，并向該控制柵極施加一個對應該確定數據值選定的一組預定柵極電壓中的一個柵極電壓。編程參數受到控制以便建立一個由該選定的柵極電壓確定的自收斂閾值狀態(tài)。以這種方式，閾值電壓向一個對應該存儲單元確定數據值的目標閾值收斂。在各個實施例中，減少或消除了程序校驗操作，從而減少了程序操作所需要的總體時間，并提高了器件的性能。
該方法的實施方式包括從待存儲于存儲單元的兩個以上數據值中確定一個數據值；在一程序操作中相對于一參考電壓向控制柵極施加一柵極電壓、相對于該參考電壓向第一端子施加一源極電壓、并相對于該參考電壓向第二端子施加一漏極電壓，從而通過向電荷儲存元件進行熱電子注入以引發(fā)電荷轉移，為存儲單元建立一閾電壓；和在程序操作的一部分過程中，將柵極電壓保持基本恒定在對應確定數據值的預定柵極電壓組中的一個柵極電壓，在程序操作中電壓閾值收斂到對應該確定數據值的目標閾值。
在本發(fā)明的又一實施例中，在程序操作期間，單元僅存儲兩個或超過兩個數據值的過程包括施加一連串具有脈沖高度的漏極電壓脈沖到存儲單元的第二端子，該漏極電壓脈沖串包括在程序操作的所述部分期間施加的第一組脈沖(在第一組脈沖之間不進行校驗操作)、在程序操作的第二部分期間施加的第二組脈沖、并包括在第二組脈沖中至少兩個連續(xù)脈沖之間施加的校驗脈沖。
在電荷捕獲存儲單元如SONOS型單元的技術中，在本發(fā)明的實施例中，可以在單元的每一側存儲多電平數據(multiplevel data)。
本發(fā)明還通過集成電路存儲器實現，其包括存儲器陣列，其中設置有用以為編程選擇存儲單元的解碼電路。集成電路包括耦接到存儲器陣列，并適合于分別施加柵極電壓、源極電壓和漏極電壓到陣列中存儲單元的控制柵極、源極和漏極的電壓提供電路。程序控制器耦接到解碼電路和電壓提供電路。如上所述，程序控制器適合于執(zhí)行程序操作。
本發(fā)明適用于采用熱電子注入編程的電荷儲存存儲單元，包括NROM單元，在NROM單元中電荷被捕獲到由氮化硅或其他材料構成的電荷捕獲層，還包括浮置柵極快閃存儲單元，在其中電荷被捕獲于多晶硅形成的導電性浮置柵極中。
本發(fā)明的實現與現有技術相比要求更少的程序脈沖和更短的編程時間。還可以由于閾值的自收斂避免過多編程(over-programming)。根據本發(fā)明的實現，自收斂閾電壓的電平可以被很好地控制，實現電荷儲存存儲單元中的多存儲狀態(tài)。根據本發(fā)明的實施例，可以通過設定柵極電壓為對應待存儲數據值的電平而選擇目標閾值，同時減少校驗操作所使用的時間。
本發(fā)明的其它特點和優(yōu)點在以下詳細說明、附圖和權利要求中可以看出。


圖1是根據本發(fā)明一實施例的帶有編程脈沖電壓的NROM存儲單元的簡化示意圖。
圖2是根據本發(fā)明一實施例的基于具有自收斂編程算法的NROM存儲單元的集成電路存儲設備的簡圖。
圖3是根據本發(fā)明一實施例在編程操作中向每個單元具有兩位施加電壓的示意圖。
圖4是顯示圖3的編程操作結果的閾電壓對編程時間的關系圖。
圖5是根據本發(fā)明一實施例在編程操作中向每個單元具有三位施加電壓的示意圖。
圖6是顯示圖5的編程操作結果的閾電壓對編程時間的關系圖。
圖7是根據本發(fā)明一實施例在編程操作中施加的電壓，包括沒有校驗操作的第一部分和有校驗操作的第二部分。
圖8是顯示圖7的編程操作結果的編程算法對編程時間的關系圖。
圖9是本發(fā)明實施例的編程算法的簡化流程圖。
圖10是本發(fā)明實施例的編程算法的簡化流程圖，操作的第一自收斂部分之后是編程和校驗脈沖。
具體實施例方式
以下結合附圖1-10及較佳實施例，對依據本發(fā)明提出的電何捕獲非易失性存儲器的編程操作方法其具體實施例詳細說明如后。
圖1是適用于本發(fā)明實施例的NROM存儲單元的簡化示意圖。該存儲單元在半導體襯底100上實現。該存儲單元包括分別由擴散區(qū)形成、被襯底100中的一個溝道隔開的源極101和漏極102?？刂茤艠O103覆蓋在該溝道之上。電荷儲存單元如電荷捕獲層104，被電荷捕獲層104和控制柵極103之間的絕緣層106如二氧化硅或氮氧化硅隔離，其還被電荷捕獲層104和溝道之間的絕緣層如由二氧化硅或氮氧化硅構成的介電層105隔離。電荷捕獲層104由典型的NROM單元中的氮化硅或氮氧化硅構成。在其他實施例中，可以使用其他的電荷捕獲材料如Al2O3、HfOX、ZrOX或其他金屬氧化物形成存儲單元。當單元為熱電子編程而被偏壓時，由電子“e”符號代表的電荷被捕獲于氮化物層中。
為了用熱電子注入對存儲單元編程，集成電路上的控制電路向源極101施加源極電壓VS(如地電勢)、向漏極102施加漏極電壓VD(一連串遞增或恒定電壓的脈沖)、向控制柵極103施加柵極電壓VG(本例中是以對應多位單元兩個以上數據值中的一個數據值的自收斂閾電壓所對應設置的恒定電壓值)、并向襯底100施加襯底電壓VB。該偏壓配置引發(fā)熱電子注入，該熱電子注入是由溝道中的電流流動導致的，該溝道借助漏極附近的柵極介電質105提供待注入的熱電子，并且其又收斂到一個閾值，下面將詳細說明。
圖2是包括一個使用具有由狀態(tài)機(state machine)實現的自收斂程序操作的NROM存儲單元實現的存儲器陣列200。其他實施例使用具有電荷儲存元件而非典型NROM單元中使用的氮化硅電荷捕獲層的存儲單元，如典型的快閃存儲單元中使用的導電性浮置柵極(conductive floating gate)和氮化物以外的材料構成的電荷捕獲層。行解碼器201，對應線205上的地址，被耦接到多個在存儲器陣列200中按行排列的字線202中。列解碼器203，對應線205上的地址，被耦接到多個在存儲器陣列200中按列排列的位線204。線205上的地址送給列解碼器203和行解碼器201。方塊206中提供有讀出放大器(sense amplifier)，并通過數據總線207耦接到列解碼器203。通過數據輸入線(data-in line)211由集成電路上的輸入/輸出端口向數據輸入結構(圖中未示)提供數據。通過數據輸出線(data-outline)212由塊206中的讀出放大器向集成電路上的輸入/輸出端口提供數據。
在某些實施例中，在芯片中包括有控制陣列200中存儲單元的讀、編程和擦除的資源。根據本發(fā)明的實施例，實現一個自收斂程序操作。這些資源包括塊208代表的讀/擦除/編程供電電壓源和狀態(tài)機209，它們耦接到陣列200、解碼器201、203和集成電路上的其他電路，參與設備的操作。
供電電壓源208在不同實施例中利用業(yè)界熟知的電荷泵、調壓器、分壓器等實現，用于供應讀、擦除和編程操作中使用的包括負電壓在內的各種電壓電平。
狀態(tài)機209支持讀、擦除和編程操作。狀態(tài)機209能夠利用業(yè)界熟知的專用邏輯電路實現。在另一實施例中，控制器包括通用處理器，可以在同一集成電路實現，該處理器執(zhí)行一個計算機程序，控制設備的操作。在又一實施例中，利用專用邏輯電路和通用處理器的組合實現狀態(tài)機。本發(fā)明的編程操作在一些實施例中是自收斂的，下面結合圖3-10詳細說明。
圖3是本發(fā)明一實施例中用于為圖1的NROM單元進行編程操作所施加的柵極和漏極電壓的示意圖。編程操作的設計是通過向電荷捕獲層104注入電荷在存儲單元中建立目標閾電壓。該編程操作包括向選定的存儲單元的源極施加源極電壓VS如地電勢或其他參考電勢；向選定的存儲單元的漏極施加漏極電壓VD，如跡線301所示；向選定的存儲單元的控制柵極施加一個對應待存入該存儲單元的數據值的預定柵極電壓中選定的柵極電壓VG，如跡線302-304所示；并施加襯底偏壓VB如地電勢或其他參考電勢。由圖3可以看出，編程操作包括施加一連串具有脈沖高度的漏極脈沖，例如，漏極脈沖在操作期間基本上恒定在大約5伏特。柵極電壓VG基本上恒定保持在選定電平上，其與目標閾電壓關聯(lián)。如圖所示，跡線302上大約8伏的柵極電壓與數據值<10>對應，且目標閾值大約2.5伏特。跡線303上大約10伏的柵極電壓與數據值<01>對應，并且目標閾值大約為3.1伏特。跡線304上大約12伏的柵極電壓與數據值<00>對應，并且目標閾值大約為3.7伏特。數據據值<11>由被擦除的最低閾值狀態(tài)表示，是利用熱空穴注入或其他加入正電荷或從電荷捕獲結構除去負電荷的工藝實現的。在圖3所示的特定例子中，漏極電壓VD是以一連串恒定脈沖高度大約為5伏特長度大約為1.0微秒的大約10個脈沖施加的。當然還可以使用適合某一實施例的其他脈沖寬度和脈沖高度。
脈沖之間的間隔可以采用零電壓的間斷。在本發(fā)明的自收斂編程算法中，不執(zhí)行校驗操作，脈沖的數量(或編程時間量)被預定為憑經驗確定的計數，從而可靠地在整個陣列建立目標閾電壓。如下述的實驗結果表明，可以在相對少量的時間內實現自收斂，這樣本發(fā)明的各實施例中可需要10微秒左右編程時間(大約10個脈沖)。
圖4是圖3所說明的編程算法的閾電壓對編程時間圖形。VD恒定、VG在電平302接近8伏特算法的反向讀出閾值看作是收斂到電平400所示的目標閾值。VD恒定、VG在電平303接近10伏特算法的反向讀出閾值看作是收斂到電平401所示的目標閾值。VD恒定、VG在跡線304接近12伏特算法的反向讀出閾值看作是收斂到電平402所示的目標閾值。VD恒定、VG在電平接近14伏特算法(圖3中未示)的反向讀出閾值看作是收斂到電平403所示的目標閾值。
圖5所示為圖1所示的根據本發(fā)明的一個實施例每個單元存儲3位數據，并利用步進漏極電壓的NROM單元編程操作所施加的柵極和漏極電壓。該編程操作被設計為通過將電荷注入電荷捕獲層104在存儲單元中建立目標閾電壓。該編程操作包括向選定的存儲單元的源極施加源極電壓VS，如地電勢或其他參考電勢；向選定的存儲單元的漏極施加漏極電壓VD，如跡線501所示；向選定的存儲單元的柵極施加控制柵極電壓VG，該電壓是由對應待存儲于該單元的數據值的預定柵極電壓中選定的一個電壓，如跡線502-508所示；并施加襯底偏壓VB，如地電壓或其他參考電壓。由圖5可以看出，編程操作包括施加一連串具有脈沖高度的漏極脈沖，在操作期間，例如，脈沖高度由大約7伏特增加到大約9伏特。柵極電壓VG基本上在一個選定電平保持恒定，其與目標閾電壓相互關聯(lián)。
圖6所示為圖5的程序算法的閾電壓對編程時間的關系圖。如圖所示，大約為6伏特的柵極電壓跡線502對應數據值<110>，且目標閾值電平600大約為1.4伏特。大約為8伏特的柵極電壓跡線503對應數據值<101>，且目標閾值電平601大約為2.2伏特。大約為10伏特的柵極電壓跡線504對應數據值<100>，且目標閾值電平602大約為3.1伏特。大約為12伏特的柵極電壓跡線505對應數據值<011>，且目標閾值電平603大約為4.0伏特。大約為14伏特的柵極電壓跡線506對應數據值<010>，且目標閾值電平604大約為4.8伏特。大約為16伏特的柵極電壓跡線507對應數據值<001>，且目標閾值電平605大約為5.6伏特。大約為18伏特的柵極電壓跡線508對應數據值<000>，且目標閾值電平606大約為6.3伏特。施加大約為20伏特的柵極電壓的結果也有所顯示，收斂到大約為8.0伏特的目標閾值電平607上。數據值<111>由被擦除的、最低的閾值狀態(tài)代表，提供與3位數據的8個數據值對應的8個閾值電平。在圖3中所示的特點實例中，漏極電壓VD以一連串大約10個約為1.0微秒長的脈沖施加，每一步增加0.2伏特的幅度，由大約7伏特增加到大約9伏特。當然也可以使用其他的適合于特定實施例的脈沖寬度和脈沖高度。
在圖3和圖5所示的實施例中，在程序脈沖之間沒有程序校驗操作。而是施加了預定數量的脈沖，并且因為程序操作的自收斂性質，該算法在施加該預定數量的脈沖后結束?？梢栽诿}沖串結尾處增加一個校驗步驟，確保該單元不會失效。
在另一種算法中，如圖3和圖5所示，可以在自收斂脈沖組完成之后施加程序操作的第二部分。該第二部分包括為了提供對單元變化更好的控制而施加的檢驗步驟。圖7中示出了沒有校驗操作的第一部分和有校驗操作的第二部分的操作實例。圖7的編程操作包括首先執(zhí)行的第一部分710，其包括向選定的存儲單元的源極施加源極電壓VS，如地電勢或其他參考電勢；向選定的存儲單元的漏極施加漏極電壓VD，如跡線701所示；向選定的存儲單元的柵極施加控制柵極電壓VG，該電壓是由對應待存儲于該單元的數據值的預定柵極電壓中選定的一個電壓，如跡線702所示；并施加襯底偏壓VB，如地電壓或其他參考電壓。由圖7可以看出，編程操作的第一部分710包括施加一連串具有脈沖高度的漏極脈沖，例如，該脈沖高度在操作期間基本上恒定在5伏特。柵極電壓VG基本上保持在一個選定電平，這與目標閾值電平在第一目標電平712相互關聯(lián)，第一目標電平712略微小于目標程序校驗閾值。在程序操作的第二部分711中，柵極電壓被設置為與目標程序校驗電平對應的第二目標電平713，支持校驗操作，然后與下一個漏極電壓脈沖同時施加柵極脈沖714。然后柵極電壓被設為校驗電平715，并且柵極電壓脈沖716與下一個漏極電壓脈沖同時施加。重復該過程，直到校驗成功或達到最大重試次數后結束。
圖8所示為圖7中所說明的程序算法的兩個部分中閾電壓對編程時間的關系。在第一部分711中，讀出閾值(read threshold)收斂到對應待存儲數據值的第一目標電平801。在程序操作的第二部分中，讀出閾值增加到最終目標閾值802。因為沒有校驗操作，第一部分的執(zhí)行速度很快。因為只需要對閾值作出很小的改變，第二部分便會快速收斂，并且包括校驗操作，可以改善整個陣列的閾值邊際(threshold margin)。第二部分中的編程偏壓配置不必是自收斂的配置，但可以使其適合于對目標閾值的快速結束，包括但不限于恒定柵極電壓與恒定漏極電壓、恒定柵極電壓與步進漏極電壓、步進柵極電壓與恒定漏極電壓，以及柵極電壓步進與漏極電壓步進的組合。
圖9和圖10是實現上述技術的基本程序操作。在圖9中，整個過程從存儲一特定數據值到一選定存儲單元的程序指令開始(塊900)。該選定單元的柵極電壓對應該特定數據值被設定為某一電壓電平(塊901)。然后，執(zhí)行如圖3或圖5所示的自收斂程序脈沖串，包括施加一程序脈沖(塊902)，判定是否達到預定的脈沖計數(塊903)。如果在塊903，沒有達到脈沖計數，那么算法返回到塊902施加下一個脈沖。如果在塊903，達到了脈沖計數，那么編程脈沖串完成。在本例中，程序操作的脈沖串完成后執(zhí)行校驗操作(塊904)。如果該單元成功通過校驗，那么程序操作完成(塊905)。如果在塊904，校驗操作失敗，那么程序操作失敗(塊906)。程序操作失敗后，可以重試該脈沖串，或可以指示真實失敗，這取決于特定的實施方式。
圖10是圖7的程序操作。在圖10中，整個過程從存儲一特定數據值到一選定存儲單元的程序指令開始(塊910)。該選定單元的柵極閾值對應該特定數據值被設定為某一電壓電平(塊911)。然后，執(zhí)行如圖7所示的自收斂程序脈沖串的第一部分，包括施加一程序脈沖(塊912)，判定是否達到預定的脈沖計數(塊903)。如果在塊913，沒有達到脈沖計數，那么算法返回到塊912施加下一個脈沖，如果在塊913，達到了脈沖計數，那么程序操作的第一部分的一組脈沖在沒有校驗的情況下完成。接著，在本例中，執(zhí)行校驗操作(塊914)。如果該單元成功通過校驗，那么程序操作完成(塊915)。如果在塊914，沒有成功通過校驗，那么施加程序操作第二部分的程序脈沖(塊916)。接著，判定在塊917是否已經施加了重試脈沖的最大數。如果否，那么算法返回到塊914執(zhí)行校驗操作。如果在塊917已經達到了最大計數，那么指示真正失敗(塊918)。
如本文所述，可以通過控制固定柵極電壓下的編程參數達到自飽和讀出閾值VT，實現編程速度和可靠性的提高，這些編程參數包括漏極電壓、源極電壓、脈沖寬度和編程時間。柵極電壓是根據待存儲的數據值選擇的，從而為多電平單元應用定義多飽和閾值狀態(tài)。在一些實施例中，設定高于飽和閾狀態(tài)的程序-校驗電平，從而在編程序列中不需要校驗操作。還有，可以采用包括兩個步驟的自飽和編程操作，包括沒有校驗的第一部分和有校驗的第二部分。根據該兩步驟操作，在程序序列的沒有校驗的第一部分，達到小于對應目標數據值的編程校驗電平的目標閾值狀態(tài)。在第二部分，施加的程序脈沖與程序校驗步驟，減少了閾電壓，從而改善了陣列中閾值的分布。
對于NROM、NROM型和浮置柵極快閃存儲器，自飽和讀出閾值是預定的、固定的柵極電壓，控制著其他編程參數。閾值電平多電平操作的閾值電平周圍的電壓邊際(voltage margin)可以通過調節(jié)柵極電壓控制。在編程操作中程序校驗時間可以被除去或減少，提高了器件的性能。還有提供了兩步驟編程方法，第一步驟的執(zhí)行中沒有校驗，第二步驟的執(zhí)行中有校驗，減少了程序校驗所要求的時間，同時能夠進行閾電壓分布的精確控制。
本發(fā)明提供一種NROM編程的高速、自收斂算法和相關的基于電荷儲存結構的非易失存儲器。該算法也可以用于浮置柵極快閃存儲器。
以上所述，僅是本發(fā)明的較佳實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本發(fā)明已以較佳實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術人員，在不脫離本發(fā)明技術方案范圍內，當可利用上述揭示的技術內容作出些許的更動或修飾為等同變化的等效實施例，但是凡是未脫離本發(fā)明技術方案的內容，依據本發(fā)明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術方案的范圍內。
權利要求
1.一種對電荷儲存存儲單元進行編程的方法，該存儲單元具有在襯底上作為源極和漏極的第一和第二端子、一個電荷儲存元件和一個控制柵，其特征在于該方法包括執(zhí)行一編程操作借助熱電子注入電荷儲存元件引發(fā)電荷轉移，從而為存儲單元建立一閾電壓，該編程操作包括在編程操作期間向該存儲單元的第二端子施加一連串具有脈沖高度的漏極電壓脈沖，該串漏極電壓脈沖包括在所述編程操作的該部分中施加的第一組脈沖，在脈沖之間沒有校驗操作，以及在所述編程操作的一第二部分中施加第二組脈沖，并包括在第二組脈沖中的至少兩個連續(xù)脈沖之間施加校驗脈沖；相對于一參考電壓向控制柵極施加一柵極電壓、相對于該參考電壓向第一端子施加一源極電壓、并相對于該參考電壓向第二端子施加一漏極電壓；在編程操作的一個部分中保持柵極電壓基本上恒定在一預定柵極電壓組中對應該確定數據值的一個柵極電壓，在該部分中電壓閾值收斂到一個對應該確定數據值的目標閾值。
2.根據權利要求1所述的方法，其特征在于其中所述的操作在編程操作的第一部分中是自收斂的。
3.根據權利要求1所述的方法，其特征在于其中所述的施加操作包括在所述編程操作的第一部分中，向存儲單元的第二端子施加一連串具有脈沖高度的漏極電壓脈沖，并增加該串中至少兩個連續(xù)脈沖的漏極電壓脈沖高度。
4.根據權利要求1所述的方法，其特征在于其包括在操作期間將襯底耦接到該參考電壓。
5.根據權利要求1所述的方法，其特征在于其中所述的存儲單元中的電荷儲存元件包括非導電性的電荷陷阱。
6.根據權利要求1所述的方法，其特征在于其中所述的存儲單元中的電荷儲存元件包括導電性的浮置柵極。
7.根據權利要求1所述的方法，其特征在于其中所述的存儲單元包括一個NROM單元。
8.根據權利要求1所述的方法，其特征在于其中所述的存儲單元包括一快閃存儲單元。
9.一種集成電路，其特征在于其包括一個存儲器陣列，包括選擇編程用存儲單元的解碼電路，該存儲單元具有在襯底中的作為源極和漏極的第一和第二端子、一電荷儲存單元、和一控制柵極，該存儲單元適合于存儲兩個以上的數據值；一個耦接到該存儲器陣列的電源電壓電路，適合于向陣列中存儲單元的控制柵極、第一和第二端子分別施加柵極電壓、源極電壓和漏極電壓；和一個耦接到該解碼電路和該電壓電源電路的編程控制器，其適合于通過熱電子注入電荷儲存元件引發(fā)電荷轉移并在選定的存儲單元中建立一閾電壓，該編程操作包括在編程操作期間向該存儲單元的第二端子施加一連串具有脈沖高度的漏極電壓脈沖，該串漏極電壓脈沖包括在所述編程操作的所述部分中施加的第一組脈沖，脈沖之間沒有校驗操作，以及在所述編程操作的一第二部分施加第二組脈沖，并包括在第二組脈沖中至少兩個連續(xù)脈沖之間施加校驗脈沖；相對于一參考電壓向控制柵極施加一柵極電壓、相對于該參考電壓向第一端子施加一源極電壓、并相對于該參考電壓向第二端子施加一漏極電壓；在編程操作的一個部分中保持柵極電壓基本上恒定在一預定柵極電壓組中對應該確定數據值的一個柵極電壓，在該部分中電壓閾值收斂到一個對應該確定數據值的目標閾值。
10.根據權利要求9所述的集成電路，其特征在于其中所述的施加包括在所述編程操作的第一部分中向存儲單元的第二端子施加一連串具有脈沖高度的漏極電壓脈沖并增加該串中至少兩個連續(xù)脈沖的漏極電壓脈沖高度的脈沖。
11.根據權利要求9所述的集成電路，其特征在于其包括在所述編程操作的第一部分中保持柵極電壓基本上恒定。
12.根據權利要求9所述的集成電路，其特征在于其中所述的襯底在操作期間被耦接到該參考電壓。
13.根據權利要求9所述的集成電路，其特征在于其中所述的存儲單元中的電荷儲存元件包括非導電性的電荷陷阱。
14.根據權利要求9所述的集成電路，其特征在于其中所述的存儲單元中的電荷儲存元件包括導電的浮置柵極。
15.根據權利要求9所述的集成電路，其特征在于其中所述的存儲單元包括一NROM單元。
16.根據權利要求9所述的集成電路，其特征在于其中所述的存儲單元包括一快閃存儲單元。
全文摘要
一種電荷儲存存儲單元(如NROM或浮置柵極快閃存儲單元)的自收斂編程電路和方法。該方法包括從兩個以上的待存儲于存儲單元的數據值中確定一個數據值，并將一組預定柵極電壓電平中對應所述確定數據值的一個柵極電壓施加到控制柵極。控制編程參數，建立一個由選定的柵極電壓確定的自收斂的閾值狀態(tài)。采用上述方式，閾電壓對應存儲單元的確定數據值收斂在目標閾值。在各個實施例中，減少或消除了編程校驗操作，從而減少了編程操作的整體時間并提高了器件的性能。編程操作的第二部分可包括改善整個陣列閾值邊際的校驗操作。
文檔編號G11C11/34GK1770326SQ20051007722
公開日2006年5月10日 申請日期2005年6月16日 優(yōu)先權日2004年6月17日
發(fā)明者吳昭誼 申請人:旺宏電子股份有限公司