專利名稱：半導體器件及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導體器件，尤其涉及能夠在寫入恢復時間(tWR)期間，通過重寫最后寫入數(shù)據(jù)減少數(shù)據(jù)寫入錯誤的半導體器件和控制它的方法。
背景技術(shù)：
一般說來，寫入恢復時間(tWR)被定義為從半導體器件的前一次寫入操作之后直到允許讀取或?qū)懭氩僮鞯臅r間，即，從寫入最后數(shù)據(jù)的時刻到輸入預充電命令信號的時刻之間的時間間隔。
具體地說，在同步半導體器件，例如，同步動態(tài)隨機訪問存儲器(SDRAM)，或雙數(shù)據(jù)速率同步動態(tài)隨機訪問存儲器(DDR SDRAM)中，通過時鐘脈沖的個數(shù)，譬如，通過tWR＝2個時鐘脈沖或tWR＝3個時鐘脈沖表示寫入恢復時間(tWR)，和具體地說，在更高速同步半導體器件中，寫入恢復時間(tWR)是幾個或更多個時鐘脈沖。
傳統(tǒng)上，由于當在半導體器件不能保證足夠的寫入恢復時間(tWR)的狀態(tài)下，進行讀取或?qū)懭氩僮鲿r，存在著錯誤操作的風險，存儲寫入數(shù)據(jù)電壓的存儲單元陣列和供應寫入數(shù)據(jù)電壓的寫入驅(qū)動器是相互電分離的。
于是，在寫入恢復時間(tWR)期間，只通過與存儲單元陣列連接的列線把寫入數(shù)據(jù)電壓供應給傳統(tǒng)半導體器件。
但是，在傳統(tǒng)半導體器件中，應該延長寫入恢復時間(tWR)，以便充分地為存儲單元陣列供應最后寫入數(shù)據(jù)電壓。如果不這樣做，尤其是，如果最后寫入數(shù)據(jù)與存儲的數(shù)據(jù)沖突，存在著在最后數(shù)據(jù)寫入過程中發(fā)生錯誤的風險。

發(fā)明內(nèi)容
本發(fā)明的特征是提供一種能夠在寫入恢復時間(tWR)期間，通過只重復地啟動寫入最后數(shù)據(jù)的列線，充分地將最后數(shù)據(jù)電壓供應給存儲單元陣列的半導體器件。
根據(jù)本發(fā)明的一個方面，提供了包括如下部件的半導體器件含有數(shù)個單元的存儲單元陣列；位線放大器，用于放大存儲單元陣列的位線電壓和互補位線電壓之間的電壓差；通過列選擇線信號啟動的切換器件，用于分別將數(shù)據(jù)線和互補數(shù)據(jù)線與位線和互補位線電連接；和寫入驅(qū)動器，用于將寫入數(shù)據(jù)電壓供應給數(shù)據(jù)線和互補數(shù)據(jù)線，其中，列選擇線信號是在寫入恢復時間期間生成的。
在一個實施例中，在寫入恢復時間期間重復地生成列選擇線信號。
在一個實施例中，半導體器件進一步包括生成列選擇線信號的信號發(fā)生器，其中，為了生成列選擇線信號，通過AND(“與”)門對列選擇線允許信號和通過列地址信號啟動的列地址選擇信號進行AND運算得出的信號啟動信號發(fā)生器，和通過列選擇線禁止信號去啟動信號發(fā)生器。
在一個實施例中，在生成列選擇線允許信號之后生成列選擇線禁止信號。
在一個實施例中，與列選擇線允許信號相比，延遲列選擇線允許信號的周期的至少一半地生成列選擇線禁止信號。
在一個實施例中，信號發(fā)生器包括輸入AND門對列選擇線允許信號和列地址選擇信號進行AND運算得出的信號的第一PMOS(p-溝道金屬氧化物半導體)晶體管；輸入AND門對列選擇線允許信號和列地址選擇信號進行AND運算得出的信號的NMOS(n-溝道金屬氧化物半導體)晶體管；連接在第一PMOS晶體管和NMOS晶體管之間和輸入列選擇線禁止信號的反相信號的第二PMOS晶體管；和與第二PMOS晶體管和NMOS晶體管之間的一點連接的反相器。
在一個實施例中，信號發(fā)生器進一步包括通過鎖存器與該反相器相連接的第二反相器。
在一個實施例中，通過AND門對寫入允許信號和主時鐘脈沖信號進行AND運算生成列選擇線允許信號。
在一個實施例中，通過AND門對預定延遲時間之后的主時鐘脈沖信號和通過主時鐘脈沖信號的反相信號啟動的寫入允許信號進行AND運算生成列選擇線禁止信號。
在一個實施例中，半導體器件進一步包括生成寫入允許信號的信號發(fā)生器，其中，信號發(fā)生器是通過寫入命令信號啟動的和通過列地址脈沖串計數(shù)器的停止信號去啟動的。
在一個實施例中，信號發(fā)生器包括輸入寫入命令信號的第一NOR(“或非”)門；通過鎖存器與第一NOR門連接和輸入列地址脈沖串計數(shù)器的停止信號的第二NOR門；和與第一NOR門的輸出端連接的反相器。
在一個實施例中，在寫入恢復時間的起始點之后延遲主時鐘脈沖信號的至少一個時鐘脈沖地生成列地址脈沖串計數(shù)器的停止信號。
在一個實施例中，與寫入恢復時間的值成正比地延遲生成列地址脈沖串計數(shù)器的停止信號。
在一個實施例中，通過寫入恢復時間允許信號啟動列地址脈沖串計數(shù)器的停止信號。
在一個實施例中，半導體器件進一步包括生成寫入恢復時間允許信號的信號發(fā)生器，其中，信號發(fā)生器進一步包括輸入寫入恢復時間確定信號的反相信號的PMOS晶體管；輸入寫入恢復時間確定信號的反相信號的NMOS晶體管；連接在PMOS晶體管和NMOS晶體管之間的熔絲；和與熔絲和NMOS晶體管之間的連接點連接的反相器。
在一個實施例中，信號發(fā)生器進一步包括通過鎖存器與該反相器相連接的第二反相器。
在一個實施例中，在預定延遲時間之后生成列地址信號之后生成內(nèi)部列地址信號。
在一個實施例中，通過列地址脈沖串計數(shù)器的停止信號重置列地址信號。
在一個實施例中，通過列地址設(shè)置信號啟動和在預定延遲時間之后生成列地址信號。
在一個實施例中，通過AND門對主時鐘脈沖信號和列地址設(shè)置信號的反相信號進行AND運算得出的信號啟動列地址信號，并且生成內(nèi)部列地址信號。
在一個實施例中，在寫入恢復時間的起始點之后主時鐘脈沖信號的至少一個時鐘脈沖期間生成列地址信號。
在一個實施例中，與寫入恢復時間的值成正比地生成列地址信號。
在一個實施例中，通過寫入允許信號啟動和在預定延遲時間之后去啟動列地址設(shè)置信號。
根據(jù)本發(fā)明的另一個方面，提供了控制包括如下部件的半導體器件的方法含有數(shù)個單元的存儲單元陣列；位線放大器，用于放大存儲單元陣列的位線電壓和互補位線電壓之間的電壓差；通過列選擇線信號啟動的切換器件，用于分別將數(shù)據(jù)線和互補數(shù)據(jù)線與位線和互補位線電連接；和寫入驅(qū)動器，用于將寫入數(shù)據(jù)電壓供應給數(shù)據(jù)線和互補數(shù)據(jù)線。該方法包括如下步驟將數(shù)據(jù)電壓寫入存儲單元陣列中，和在寫入恢復時間期間生成列選擇線信號。
在一個實施例中，生成列選擇線信號的步驟包括重復地生成列選擇線信號。
在一個實施例中，生成列選擇線信號的步驟包括利用寫入允許信號啟動列選擇線信號。
在一個實施例中，生成列選擇線信號的步驟包括在寫入恢復時間的起始點之后主時鐘脈沖信號的至少一個時鐘脈沖期間生成寫入允許信號。
在一個實施例中，生成列選擇線信號的步驟包括與寫入恢復時間的值成正比地生成寫入允許信號。
在一個實施例中，生成列選擇線信號的步驟包括利用列地址脈沖串計數(shù)器的停止信號去啟動寫入允許信號。
在一個實施例中，生成列選擇線信號的步驟包括在寫入恢復時間的開頭之后延遲主時鐘脈沖信號的至少一個時鐘脈沖地生成列地址脈沖串計數(shù)器的停止信號。
在一個實施例中，生成列選擇線信號的步驟包括與寫入恢復時間的值成正比地生成列地址脈沖串計數(shù)器的停止信號。


通過結(jié)合附圖，對本發(fā)明的優(yōu)選實施例進行如下詳細描述，本發(fā)明的上面和其它目的、特征和優(yōu)點將更加清楚，其中，在不同的圖形中，自始至終用相同的標號表示相同的部分。這些附圖未必是成比例的，而是著重于例示本發(fā)明的原理。
圖1是示出傳統(tǒng)半導體器件的方塊圖；圖2是示出傳統(tǒng)半導體器件的計數(shù)器控制器的電路圖；圖3是示出傳統(tǒng)半導體器件(在tWR＝2個時鐘脈沖的情況下)的寫入操作的時序圖；圖4是例示根據(jù)本發(fā)明實施例的半導體器件的方塊圖；圖5是例示根據(jù)本發(fā)明實施例的半導體器件中列選擇線信號的允許和禁止信號發(fā)生器的電路圖；圖6是例示根據(jù)本發(fā)明實施例的半導體器件中的命令信號控制器的電路圖；圖7是例示根據(jù)本發(fā)明實施例的半導體器件中的列地址緩沖器的電路圖；圖8是例示根據(jù)本發(fā)明實施例的半導體器件中的主解碼器的電路圖；圖9是例示根據(jù)本發(fā)明實施例的半導體器件中的列地址設(shè)置信號發(fā)生器的電路圖；圖10是例示根據(jù)本發(fā)明實施例的半導體器件中的計數(shù)器控制器的電路圖；圖11是例示根據(jù)本發(fā)明實施例的半導體器件中的寫入恢復時間允許信號發(fā)生器的電路圖；和圖12是示出根據(jù)本發(fā)明實施例的半導體器件(在tWR＝2個時鐘脈沖的情況下)的寫入操作的時序圖。
具體實施例方式
圖1是示出傳統(tǒng)半導體器件的方塊圖。如圖1所示，半導體器件一般包括由數(shù)個重復單元組成的存儲單元陣列120；位線放大器130，用于放大存儲單元陣列120的位線BL電壓和互補位線/BL電壓之間的電壓差；切換器件MN1和MN2，用于分別將數(shù)據(jù)線DL和互補數(shù)據(jù)線/DL與位線BL和互補位線/BL電連接；和寫入驅(qū)動器140，用于將寫入數(shù)據(jù)電壓供應給數(shù)據(jù)線DL和互補數(shù)據(jù)線/DL。
當通過字線信號WL啟動字線時，電啟動位線BL和存儲單元陣列120中的存儲單元，于是，通過位線BL將寫入驅(qū)動器140供應的寫入數(shù)據(jù)電壓寫入存儲單元中。
當將寫入驅(qū)動器140供應的寫入數(shù)據(jù)電壓施加于位線BL時，位線放大器130放大位線BL電壓和互補位線/BL電壓之間的電壓差，并且，將放大的電壓供應給位線BL。
通過列選擇線信號CSL啟動的切換器件MN1和MN2分別將數(shù)據(jù)線DL和互補數(shù)據(jù)線/DL與位線BL和互補位線/BL電連接。
通過寫入允許信號PWR啟動的寫入驅(qū)動器140將提供于其上的數(shù)據(jù)DIN電壓提供給數(shù)據(jù)線DL和互補數(shù)據(jù)線/DL。
通過主時鐘脈沖信號CLK和寫入允許信號PWR啟動的列選擇線允許信號PCSLE和禁止信號PCSLD發(fā)生器10將列選擇線允許信號PCSLE和列選擇線禁止信號PCSLD供應給主解碼器60。
命令信號控制器20接收命令信號CMD和將低電平主信號PR供應給字線驅(qū)動器30。另外，這個控制器生成寫入允許信號和通過列地址脈沖串計數(shù)器的停止信號CNTSTOP去啟動。通過低電平主信號PR啟動的字線驅(qū)動器30將字線信號供應給存儲單元陣列120。
通過主時鐘脈沖信號CLK、列地址設(shè)置信號CASET和反相列地址設(shè)置信號CASETB啟動、和通過列地址脈沖串計數(shù)器的停止信號CNTSTOP重置的列地址緩沖器40接收外部地址信號ADDR和內(nèi)部地址信號PCAi，并且將列地址信號CAi供應給預解碼器50。
預解碼器50接收列地址信號CAi，并且將列地址選擇信號DCAij供應給主解碼器60。
通過列選擇線允許信號PCSLE啟動和通過列選擇線禁止信號PCSLD去啟動的主解碼器60接收列地址選擇信號DCAij和生成列選擇線信號CSL。
列地址設(shè)置信號CASET發(fā)生器70接收寫入允許信號PWR，并且生成列地址設(shè)置信號CASET和反相列地址設(shè)置信號CASETB。
通過主時鐘脈沖信號CLK和寫入允許信號PWR啟動的列地址計數(shù)器80生成內(nèi)部列地址信號PCAi。
通過主時鐘脈沖信號CLK和寫入允許信號PWR啟動的列地址脈沖串計數(shù)器90將第三列地址脈沖串計數(shù)器輸出信號CNT2供應給計數(shù)器控制器100。
計數(shù)器控制器100接收第三列地址脈沖串計數(shù)器輸出信號CNT2，并且生成列地址脈沖串計數(shù)器的停止信號CNTSTOP。
在如上構(gòu)成的傳統(tǒng)半導體器件中，在寫入恢復時間(tWR)期間，由于列選擇線信號CSL被去啟動，和如果寫入驅(qū)動器將最后寫入數(shù)據(jù)電壓施加于位線BL，切換器件MN1和MN2也被去啟動，所以位線BL和互補位線/BL分別與數(shù)據(jù)線DL和互補數(shù)據(jù)線/DL電絕緣。
因此，在寫入恢復時間(tWR)期間，施加于位線BL的最后寫入數(shù)據(jù)電壓只通過位線放大器130施加于存儲單元陣列120的存儲單元。
另外，隨著字線信號WL被預充電信號PRE去啟動，字線和存儲單元陣列120的存儲單元相互電絕緣。此時，位線BL的電壓被確定為存儲單元陣列120的存儲單元的電壓。
圖2是傳統(tǒng)半導體器件的計數(shù)器控制器的電路圖。如圖2所示，與恢復時間(tWR)的值無關(guān)，計數(shù)器控制器100總是通過AND邏輯門107對第三列地址脈沖串計數(shù)器輸出信號CNT2和電源電壓信號VDD進行AND運算生成列地址脈沖串計數(shù)器的停止信號CNTSTOP。圖2示出了在數(shù)據(jù)脈沖串的長度是4情況下的運算電路。
圖3是示出傳統(tǒng)半導體器件(在tWR＝2個時鐘脈沖的情況下)的寫入操作的時序圖。一般說來，如圖3所示，當在主時鐘脈沖信號CLK的C2上輸入啟動命令信號和外部地址信號ADDR時，半導體器件設(shè)置成被啟動和與外部地址信號相對應的字線信號WL被啟動。字線信號WL通過預充電命令信號PRE去啟動。
當在主時鐘脈沖信號CLK的C4上輸入寫入命令信號WRITE和外部地址信號ADDR時，寫入第一數(shù)據(jù)D0的列地址信號CAi(Y0)被啟動。當輸入寫入命令信號WRITE時，寫入允許信號PWR被啟動，于是，列地址設(shè)置信號CASET被啟動。
列地址脈沖串計數(shù)器輸出信號CNT0、CNT1和CNT2通過寫入允許信號PWR啟動。第一列地址脈沖串計數(shù)器輸出信號CNT0通過計數(shù)主時鐘脈沖信號CLK來啟動，第二列地址脈沖串計數(shù)器輸出信號CNT1通過計數(shù)第一列地址脈沖串計數(shù)器輸出信號CNT0來啟動，和第三列地址脈沖串計數(shù)器輸出信號CNT2通過計數(shù)第二列地址脈沖串計數(shù)器輸出信號CNT1來啟動。
在寫入第一數(shù)據(jù)D0的列地址信號CAi(Y0)被啟動之后，接著的列地址信號Y1、Y2、和Y2通過列地址脈沖串計數(shù)器輸出信號CNT0、CNT1和CNT2來啟動。
列地址脈沖串計數(shù)器的停止信號CNTSTOP被第三列地址脈沖串計數(shù)器輸出信號CNT2啟動，于是，寫入允許信號PWR被去啟動。
列選擇線允許信號PCSLE和列選擇線禁止信號PCSLD通過寫入允許信號PWR啟動，和列選擇線信號CSL通過列選擇線允許信號PCSLE啟動和通過列選擇線禁止信號PCSLD去啟動。
在傳統(tǒng)半導體器件中，在寫入恢復時間(tWR)期間，當通過列選擇線信號CSL將最后數(shù)據(jù)D3傳送到位線BL時，列選擇線信號CSL被去啟動，于是，位線BL和數(shù)據(jù)線DL相互電絕緣。
圖4是例示根據(jù)本發(fā)明實施例的半導體器件的方塊圖，其中，給予與圖1到3相同的部分以相同的標號，為了簡便起見，不重復對它們的詳細描述。
寫入恢復時間(tWR)允許信號發(fā)生器300根據(jù)對應寫入恢復時間(tWR)的值，將寫入恢復時間(tWR)允許信號PtWR1、PtWR2、和PtWR3供應給計數(shù)器控制器200。
計數(shù)器控制器200通過對列地址脈沖串計數(shù)器輸出信號CNT0、CNT1和CNT2和對應寫入恢復時間(tWR)允許信號PtWR1、PtWR2、和PtWR3的AND運算，提供列地址脈沖串計數(shù)器的停止信號CNTSTOP。列地址脈沖串計數(shù)器的停止信號CNTSTOP與寫入恢復時間(tWR)的值成正比地延遲。于是，命令信號控制器在寫入恢復時間(tWR)期間，繼續(xù)生成寫入允許信號PWR。
通過主時鐘脈沖信號CLK和寫入允許信號PWR啟動的列地址計數(shù)器80將內(nèi)部列地址信號PCAi供應給列地址緩沖器40。在寫入恢復時間(tWR)期間，列地址計數(shù)器80在主時鐘脈沖信號CLK的一個或多個時鐘脈沖內(nèi)繼續(xù)生成內(nèi)部列地址信號PCAi的最后信號。因此，在寫入恢復時間(tWR)期間，列地址緩沖器40在主時鐘脈沖信號CLK的一個或多個時鐘脈沖內(nèi)繼續(xù)生成最后列地址信號CAi。
因此，在寫入恢復時間(tWR)期間，主解碼器60生成最后列選擇線信號CSL3。
與在寫入恢復時間(tWR)期間，只通過位線放大器130供應位線BL電壓的傳統(tǒng)半導體器件相比，在根據(jù)本發(fā)明實施例的半導體器件中，在寫入恢復時間(tWR)期間，通過重復地供應列選擇線信號CSL，使寫入驅(qū)動器140供應位線BL電壓。
具體地說，在最后寫入數(shù)據(jù)與存儲的數(shù)據(jù)發(fā)送沖突的情況下，可以更有效地保證寫入數(shù)據(jù)電壓。
圖5是例示根據(jù)本發(fā)明實施例的半導體器件中列選擇線信號的允許和禁止信號發(fā)生器的電路圖。如圖5所示，通過AND門11對寫入允許信號PWR和時鐘脈沖信號CLK進行AND運算生成列選擇線允許信號PCSLE。
如圖5所示，通過AND門13對預定延遲時間之后的主時鐘脈沖信號CLK和通過主時鐘脈沖信號CLK的反相信號啟動的寫入允許信號PWR進行AND運算生成列選擇線禁止信號PCSLD。
這樣，由于列選擇線禁止信號PCSLD是從通過主時鐘脈沖信號CLK的反相信號啟動的寫入允許信號PWR中生成的，與列選擇線允許信號PCSLE相比，可以往后延遲地生成它。
最好，與列選擇線允許信號PCSLE相比，延遲了列選擇線允許信號PCSLE的周期的一半(1/2)之后生成列選擇線禁止信號PCSLD。
圖6是例示根據(jù)本發(fā)明實施例的半導體器件中的命令信號控制器的電路圖。通過外部輸入的命令信號當中定義命令解碼器21中的寫操作的寫入命令信號PWRITE啟動和通過列地址脈沖串計數(shù)器的停止信號CNTSTOP去啟動的命令信號控制器20生成寫入允許信號PWR。此外，命令解碼器21生成啟動字線驅(qū)動器30的低電平主信號PR。
如圖6所示，生成寫入允許信號PWR的信號發(fā)生器可以被配置成包括輸入寫入命令信號PWRITE的第一NOR門22、通過鎖存器與第一NOR門連接和輸入列地址脈沖串計數(shù)器的停止信號CNTSTOP的第二NOR門23、和與第一NOR門的輸出端連接的反相器24。
圖7是例示根據(jù)本發(fā)明實施例的半導體器件中的列地址緩沖器的電路圖。如圖7所示，隨著在預定延遲時間之后，通過緩沖器傳送外部地址信號ADDR，通過列地址脈沖串計數(shù)器的停止信號CNTSTOP重置和通過列地址設(shè)置信號CASET啟動的列地址緩沖器40生成列地址信號CAi。
在列地址緩沖器40通過外部地址信號ADDR生成列地址信號CAi之后，通過AND門47對主時鐘脈沖信號CLK和列地址信號CASET的反相信號進行AND運算得出的信號啟動它，并且，隨著內(nèi)部列地址信號PCAi被傳送，它生成列地址信號CAi。
圖8是例示根據(jù)本發(fā)明實施例的半導體器件中的主解碼器的電路圖。通過AND門61對列選擇線允許信號PCSLE和通過列地址信號CAi啟動的列地址選擇信號DCAij進行AND運算得出的信號啟動和通過列選擇線禁止信號PCSLD去啟動的主解碼器60生成列選擇線信號CSL。
如圖8所示，主解碼器60包括輸入AND門61對列選擇線允許信號PCSLE和列地址選擇信號DCAij進行AND運算得出的信號的第一PMOS晶體管63、輸入AND門61對列選擇線允許信號PCSLE和列地址選擇信號DCAij進行AND運算得出的信號的NMOS晶體管65、連接在第一PMOS晶體管63和NMOS晶體管65之間和輸入列選擇線禁止信號PCSLD的反相信號的第二PMOS晶體管64、和與第二PMOS晶體管64和NMOS晶體管65之間的一點連接的反相器66。
當列選擇線允許信號PCSLE和列選擇線禁止信號PCSLD兩者都是高電平時，對它們進行AND運算得出的信號變成高電平，于是，第一PMOS晶體管63被關(guān)閉和NMOS晶體管65被打開。于是，隨著反相器66的輸入保持在低電平上，列選擇線信號CSL被啟動。
當列選擇線禁止信號PCSLD是高電平時，將作為反相信號的低電平信號輸入到第二PMOS晶體管64，于是，第二PMOS晶體管64被打開。于是，隨著反相器66的輸入保持在高電平上，列選擇線信號CSL被去啟動。
隨著列選擇線禁止信號PCSLD被主時鐘脈沖信號CLK的反相信號允許的寫入允許信號PWR啟動，可以與列選擇線允許信號PCSLE相比延遲地生成它。
然后，在通過列選擇線允許信號PCSLE啟動列選擇線信號CSL之后，可以通過列選擇線禁止信號PCSLD去啟動列選擇線信號CSL。
如上所述，最好，與列選擇線允許信號PCSLE相比，延遲了列選擇線禁止信號PCSLE的周期的至少一半(1/2)之后生成列選擇線禁止信號PCSLD。
隨著通過鎖存器進一步使反相器66與第二反相器67相連接，電荷在第二PMOS晶體管64和NMOS晶體管65之間的連接點上被共享，可以防止列選擇線信號CSL浮動，即，防止列選擇線信號CSL處于一種不能確定信號的邏輯狀態(tài)的狀況。
由于第二反相器67鎖存列選擇線信號CSL，構(gòu)成第二反相器67的PMOS晶體管和NMOS晶體管的寬度最好被設(shè)計成小于反相器66中的那些晶體管的寬度，以便于列選擇線信號CSL的變換。
作為通過預解碼器50解碼的信號的列地址選擇信號DCAij含有選擇數(shù)條列線之一所需的列地址信息。
圖9是例示根據(jù)本發(fā)明實施例的半導體器件中的列地址設(shè)置信號CASET發(fā)生器的電路圖。列地址設(shè)置信號CASET通過寫入允許信號PWR啟動和在預定延遲時間之后被去啟動。
如圖9所示，列地址設(shè)置信號CASET發(fā)生器70通過AND門74對寫入允許信號PWR和來自輸入寫入允許信號PWR的三個串聯(lián)反相器71、72、和73(一串反相器)的輸出信號進行AND運算，生成列地址設(shè)置信號CASET。
當寫入允許信號PWR被啟動時，由于來自一串反相器71、72、和73的輸出信號在預定延遲時間之后被去啟動，列地址設(shè)置信號CASET在延遲時間期間被啟動。
由于寫入允許信號PWR的延遲時間與該串反相器71、72、和73中反相器的個數(shù)成正比地增加，通過調(diào)整該串反相器71、72、和73中反相器的個數(shù)，列地址設(shè)置信號CASET發(fā)生器70可以調(diào)整啟動列地址設(shè)置信號CASET的時間。
只有當該串反相器71、72、和73中反相器的個數(shù)是奇數(shù)時，才可以在預定延遲時間之后去啟動列地址設(shè)置信號CASET。
圖10是例示根據(jù)本發(fā)明實施例的半導體器件中的計數(shù)器控制器的電路圖。如圖10所示，計數(shù)器控制器200在寫入恢復時間(tWR)是1(一個時鐘脈沖)的情況下，通過AND門205對第三列地址脈沖串計數(shù)器輸出信號CNT2和對應的寫入恢復時間(tWR)允許信號tWR1進行AND運算，生成列地址脈沖串計數(shù)器的停止信號CNTSTOP。
計數(shù)器控制器200在寫入恢復時間(tWR)是2(兩個時鐘脈沖)的情況下，通過AND門202對AND門201對第一列地址脈沖串計數(shù)器輸出信號CNT0和第三列地址脈沖串計數(shù)器輸出信號CNT2進行AND運算得出的信號和對應的寫入恢復時間允許信號tWR2進行AND運算，生成列地址脈沖串計數(shù)器的停止信號CNTSTOP，和在寫入恢復時間(tWR)是3(三個時鐘脈沖)的情況下，通過AND門204對AND門203對第二列地址脈沖串計數(shù)器輸出信號CNT1和第三列地址脈沖串計數(shù)器輸出信號CNT2進行AND運算得出的信號和對應的寫入恢復時間允許信號tWR3進行AND運算，生成列地址脈沖串計數(shù)器的停止信號CNTSTOP。
列地址脈沖串計數(shù)器輸出信號CNT0、CNT1和CNT2通過寫入允許信號PWR啟動。第一列地址脈沖串計數(shù)器輸出信號CNT0通過計數(shù)主時鐘脈沖信號CLK來啟動，第二列地址脈沖串計數(shù)器輸出信號CNT1通過計數(shù)第一列地址脈沖串計數(shù)器輸出信號CNT0來啟動，和第三列地址脈沖串計數(shù)器輸出信號CNT2通過計數(shù)第二列地址脈沖串計數(shù)器輸出信號CNT1來啟動。
于是，與第一列地址脈沖串計數(shù)器輸出信號CNT0相比，第二列地址脈沖串計數(shù)器輸出信號CNT1是延遲了主時鐘脈沖信號CLK的一個時鐘脈沖生成的，并且，信號CNT1的生成間隔是第一列地址脈沖串計數(shù)器輸出信號CNT0的生成間隔的兩倍。
類似地，與第二列地址脈沖串計數(shù)器輸出信號CNT1相比，第三列地址脈沖串計數(shù)器輸出信號CNT2是延遲了主時鐘脈沖信號CLK的一個時鐘脈沖生成的，并且，信號CNT2的生成間隔是第二列地址脈沖串計數(shù)器輸出信號CNT1的生成間隔的兩倍。
于是，在寫入恢復時間(tWR)是2(兩個時鐘脈沖)的情況下，與寫入恢復時間(tWR)是1(一個時鐘脈沖)的情況相比，列地址脈沖串計數(shù)器的停止信號CNTSTOP是延遲了主時鐘脈沖信號CLK的一個時鐘脈沖生成的，和在寫入恢復時間(tWR)是3(三個時鐘脈沖)的情況下，與寫入恢復時間(tWR)是2(兩個時鐘脈沖)的情況相比，列地址脈沖串計數(shù)器的停止信號CNTSTOP是延遲了主時鐘脈沖信號CLK的一個時鐘脈沖生成的。
類似地，在計數(shù)器控制器200中，與第三列地址脈沖串計數(shù)器輸出信號CNT2相比，第四列地址脈沖串計數(shù)器輸出信號是延遲了主時鐘脈沖信號CLK的一個時鐘脈沖生成的，并且，具有兩倍于第三列地址脈沖串計數(shù)器輸出信號CNT2的生成間隔的生成間隔。此外，列地址脈沖串計數(shù)器的停止信號CNTSTOP是通過AND門對AND門對第四列地址脈沖串計數(shù)器輸出信號和第三列地址脈沖串計數(shù)器輸出信號CNT2進行AND運算得出的信號和對應的寫入地址時間允許信號tWR4進行AND運算生成的。于是，在寫入恢復時間(tWR)是4(四個時鐘脈沖)的情況下，與寫入恢復時間(tWR)是3(三個時鐘脈沖)的情況相比，列地址脈沖串計數(shù)器的停止信號CNTSTOP的生成時間可以延遲主時鐘脈沖信號CLK的一個時鐘脈沖。
這樣，計數(shù)器控制器200可以與數(shù)個寫入恢復時間(tWR)的值成正比、延遲主時鐘脈沖信號CLK的計時個數(shù)地生成列地址脈沖串計數(shù)器的停止信號CNTSTOP。
圖11是例示根據(jù)本發(fā)明實施例的半導體器件中的寫入恢復時間允許信號發(fā)生器的電路圖。通過構(gòu)造數(shù)量與相對于寫入恢復時間(tWR)的值的種類數(shù)一樣多的寫入恢復時間允許信號發(fā)生器300，可以設(shè)置寫入恢復時間(tWR)的所需值。
如圖11所示，寫入恢復時間允許信號發(fā)生器300包括輸入寫入恢復時間確定信號POWER_UP的反相信號的PMOS晶體管302、輸入寫入恢復時間確定信號POWER_UP的反相信號的NMOS晶體管304、連接在PMOS晶體管302和NMOS晶體管304之間、如有必要，將PMOS晶體管302與NMOS晶體管304電絕緣的熔絲303、和與熔絲303和NMOS晶體管304之間的一點相連接的反相器305。
在寫入恢復時間允許信號發(fā)生器300中，當寫入恢復時間確定信號POWER_UP處在低電平時，它的反相信號處在高電平，于是，PMOS晶體管302被關(guān)閉和NMOS晶體管304被打開。于是，由于反相器305的輸入保持在低電平上，寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3被啟動。
另一方面，在寫入恢復時間允許信號發(fā)生器300中，當寫入恢復時間確定信號POWER_UP處在高電平時，它的反相信號處在低電平，于是，PMOS晶體管302被打開和NMOS晶體管304被關(guān)閉。于是，由于反相器305的輸入保持在高電平上，寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3被去啟動。
隨著通過鎖存器進一步使反相器305與第二反相器306相連接，電荷在熔絲303和NMOS晶體管304之間的連接點上被共享，可以防止寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3浮動，即，一種不能確定信號的邏輯狀態(tài)的狀況。
由于第二反相器306鎖存寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3，構(gòu)成第二反相器306的PMOS晶體管和NMOS晶體管的寬度最好被設(shè)計成小于反相器305中的那些晶體管的寬度，以便于寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3的變換。
在與寫入恢復時間的值相對應的一個熔絲303被切斷，而其它熔絲303保證不變的狀態(tài)下，寫入恢復時間允許信號發(fā)生器300將寫入恢復時間確定信號POWER_UP從低電平改變成高電平和使信號POWER_UP保持在高電平上。
于是，在熔絲303被切斷的情況下，隨著在寫入恢復時間確定信號POWER_UP處在低電平的狀態(tài)下，反相器305的輸入變成低電平，寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3被啟動。此時，即使寫入恢復時間確定信號POWER_UP改變到高電平狀態(tài)，由于熔絲303將PMOS晶體管302與NMOS晶體管304電絕緣，反相器305的輸入保持在低電平上，和寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3仍然被啟動。
另一方面，在熔絲303未被切斷的情況下，隨著在寫入恢復時間確定信號POWER_UP處在低電平的狀態(tài)下，反相器305的輸入變成低電平，寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3被啟動。但是，如果寫入恢復時間確定信號POWER_UP改變到高電平狀態(tài)，由于PMOS晶體管302和NMOS晶體管304相互電連接，和由此，反相器305的輸入被改變成高低電平，寫入恢復時間允許信號PtWR1、PtWR2、和PtWR3被去啟動。
圖12是示出根據(jù)本發(fā)明實施例的半導體器件(在tWR＝2個時鐘脈沖的情況下)的寫入操作的時序圖。如圖12所示，當在主時鐘脈沖信號CLK的C2上輸入啟動命令信號和外部地址信號ADDR時，根據(jù)本發(fā)明實施例的半導體器件設(shè)置成啟動的并且與外部地址信號相對應的字線信號WL被啟動。字線信號WL通過預充電命令信號PRE去啟動。
當在主時鐘脈沖信號CLK的C4上輸入寫入命令信號WRITE和外部地址信號ADDR時，寫入第一數(shù)據(jù)的列地址信號CAi被啟動。當輸入寫入命令信號WRITE時，寫入允許信號PWR被啟動，于是，列地址設(shè)置信號CASET被啟動。
列地址脈沖串計數(shù)器輸出信號CNT0、CNT1和CNT2通過寫入允許信號PWR啟動。第一列地址脈沖串計數(shù)器輸出信號CNT0通過計數(shù)主時鐘脈沖信號CLK來啟動，第二列地址脈沖串計數(shù)器輸出信號CNT1通過計數(shù)第一列地址脈沖串計數(shù)器輸出信號CNT0來啟動，和第三列地址脈沖串計數(shù)器輸出信號CNT2通過計數(shù)第二列地址脈沖串計數(shù)器輸出信號CNT1來啟動。
在寫入第一數(shù)據(jù)的列地址信號CAi被啟動之后，接著的列地址信號CAi通過列地址脈沖串計數(shù)器輸出信號來啟動。
列地址脈沖串計數(shù)器的停止信號CNTSTOP被AND門對第三列地址脈沖串計數(shù)器輸出信號CNT2和第一列地址脈沖串計數(shù)器輸出信號CNT0進行AND運算得出的信號啟動，于是，寫入允許信號PWR被去啟動。
列選擇線允許信號PCSLE和列選擇線禁止信號PCSLD通過寫入允許信號PWR啟動，和列選擇線信號CSL通過列選擇線允許信號PCSLE啟動和通過列選擇線禁止信號PCSLD去啟動。
根據(jù)如上所述的本發(fā)明，通過在寫入恢復時間(tWR)期間，只重復地啟動寫入最后數(shù)據(jù)的列線，可以充分地將最后數(shù)據(jù)電壓供應給存儲元件陣列，另外，可以根據(jù)寫入恢復時間(tWR)的值調(diào)整啟動寫入最后數(shù)據(jù)的列線的時間。
雖然上面結(jié)合本發(fā)明的優(yōu)選實施例，對本發(fā)明作了描述，但本發(fā)明不局限于此。對于本領(lǐng)域的普通技術(shù)人員來說，顯而易見，可以作出各種各樣的修改和改變，而不偏離本發(fā)明的精神和范圍。
權(quán)利要求
1.一種半導體器件，包括含有數(shù)個單元的存儲單元陣列；位線放大器，用于放大存儲單元陣列的位線電壓和互補位線電壓之間的電壓差；通過列選擇線信號啟動的切換器件，用于分別將數(shù)據(jù)線和互補數(shù)據(jù)線與位線和互補位線電連接；和寫入驅(qū)動器，用于將寫入數(shù)據(jù)電壓供應給數(shù)據(jù)線和互補數(shù)據(jù)線，其中，列選擇線信號是在寫入恢復時間期間生成的。
2.根據(jù)權(quán)利要求1所述的半導體器件，其中，在寫入恢復時間期間重復地生成列選擇線信號。
3.根據(jù)權(quán)利要求2所述的半導體器件，進一步包括生成列選擇線信號的信號發(fā)生器，其中，為了生成列選擇線信號，通過“與”門對列選擇線允許信號和通過列地址信號啟動的列地址選擇信號進行“與”運算得出的信號啟動信號發(fā)生器，和通過列選擇線禁止信號去啟動信號發(fā)生器。
4.根據(jù)權(quán)利要求3所述的半導體器件，其中，在生成列選擇線允許信號之后生成列選擇線禁止信號。
5.根據(jù)權(quán)利要求4所述的半導體器件，其中，與列選擇線允許信號相比，以列選擇線允許信號的周期的至少一半的延遲生成列選擇線禁止信號。
6.根據(jù)權(quán)利要求3所述的半導體器件，其中，信號發(fā)生器包括輸入“與”門對列選擇線允許信號和列地址選擇信號進行“與”運算得出的信號的第一PMOS晶體管；輸入“與”門對列選擇線允許信號和列地址選擇信號進行“與”運算得出的信號的NMOS晶體管；連接在第一PMOS晶體管和NMOS晶體管之間和輸入列選擇線禁止信號的反相信號的第二PMOS晶體管；和與第二PMOS晶體管和NMOS晶體管之間的點相連接的反相器。
7.根據(jù)權(quán)利要求6所述的半導體器件，其中，信號發(fā)生器進一步包括通過鎖存器與該反相器相連接的第二反相器。
8.根據(jù)權(quán)利要求3所述的半導體器件，其中，通過“與”門對寫入允許信號和主時鐘脈沖信號進行“與”運算生成列選擇線允許信號。
9.根據(jù)權(quán)利要求3所述的半導體器件，其中，通過“與”門對預定延遲時間之后的主時鐘脈沖信號和通過主時鐘脈沖信號的反相信號啟動的寫入允許信號進行“與”運算生成列選擇線禁止信號。
10.根據(jù)權(quán)利要求1所述的半導體器件，進一步包括生成寫入允許信號的信號發(fā)生器，其中，信號發(fā)生器是通過寫入命令信號啟動的和通過列地址脈沖串計數(shù)器的停止信號去啟動的。
11.根據(jù)權(quán)利要求10所述的半導體器件，其中，信號發(fā)生器包括輸入寫入命令信號的第一“或非”門；通過鎖存器與第一“或非”門連接和輸入列地址脈沖串計數(shù)器的停止信號的第二“或非”門；和與第一“或非”門的輸出端連接的反相器。
12.根據(jù)權(quán)利要求10所述的半導體器件，其中，在寫入恢復時間的起始點之后以主時鐘脈沖信號的至少一個時鐘脈沖的延遲生成列地址脈沖串計數(shù)器的停止信號。
13.根據(jù)權(quán)利要求12所述的半導體器件，其中，以與寫入恢復時間的值成正比的延遲生成列地址脈沖串計數(shù)器的停止信號。
14.根據(jù)權(quán)利要求13所述的半導體器件，其中，通過寫入恢復時間允許信號啟動列地址脈沖串計數(shù)器的停止信號。
15.根據(jù)權(quán)利要求14所述的半導體器件，進一步包括生成寫入恢復時間允許信號的信號發(fā)生器，其中，信號發(fā)生器包括輸入寫入恢復時間確定信號的反相信號的PMOS晶體管；輸入寫入恢復時間確定信號的反相信號的NMOS晶體管；連接在PMOS晶體管和NMOS晶體管之間的熔絲；和與熔絲和NMOS晶體管之間的連接點連接的反相器。
16.根據(jù)權(quán)利要求15所述的半導體器件，其中，信號發(fā)生器進一步包括通過鎖存器與該反相器相連接的第二反相器。
17.根據(jù)權(quán)利要求3所述的半導體器件，其中，在預定延遲時間之后生成列地址信號之后生成內(nèi)部列地址信號。
18.根據(jù)權(quán)利要求17所述的半導體器件，其中，通過列地址脈沖串計數(shù)器的停止信號重置列地址信號。
19.根據(jù)權(quán)利要求18所述的半導體器件，其中，通過列地址設(shè)置信號啟動和在預定延遲時間之后生成列地址信號。
20.根據(jù)權(quán)利要求19所述的半導體器件，其中，通過“與”門對主時鐘脈沖信號和列地址設(shè)置信號的反相信號進行“與”運算得出的信號啟動列地址信號，并且生成內(nèi)部列地址信號。
21.根據(jù)權(quán)利要求20所述的半導體器件，其中，在寫入恢復時間的起始點之后主時鐘脈沖信號的至少一個時鐘脈沖期間生成列地址信號。
22.根據(jù)權(quán)利要求21所述的半導體器件，其中，與寫入恢復時間的值成正比地生成列地址信號。
23.根據(jù)權(quán)利要求19所述的半導體器件，其中，通過寫入允許信號啟動列地址設(shè)置信號和在預定延遲時間之后去啟動列地址設(shè)置信號。
24.一種控制半導體器件的方法，該半導體器件包括含有數(shù)個單元的存儲單元陣列；位線放大器，用于放大存儲單元陣列的位線電壓和互補位線電壓之間的電壓差；通過列選擇線信號啟動的切換器件，用于分別將數(shù)據(jù)線和互補數(shù)據(jù)線與位線和互補位線電連接；和寫入驅(qū)動器，用于將寫入數(shù)據(jù)電壓供應給數(shù)據(jù)線和互補數(shù)據(jù)線，該方法包括如下步驟將數(shù)據(jù)電壓寫入存儲單元陣列中；和在寫入恢復時間期間生成列選擇線信號。
25.根據(jù)權(quán)利要求24所述的方法，其中，生成列選擇線信號的步驟包括重復地生成列選擇線信號。
26.根據(jù)權(quán)利要求25所述的方法，其中，生成列選擇線信號的步驟包括利用寫入允許信號啟動列選擇線信號。
27.根據(jù)權(quán)利要求26所述的方法，其中，生成列選擇線信號的步驟包括在寫入恢復時間的起始點之后主時鐘脈沖信號的至少一個時鐘脈沖期間生成寫入允許信號。
28.根據(jù)權(quán)利要求27所述的方法，其中，生成列選擇線信號的步驟包括與寫入恢復時間的值成正比地生成寫入允許信號。
29.根據(jù)權(quán)利要求28所述的方法，其中，生成列選擇線信號的步驟包括利用列地址脈沖串計數(shù)器的停止信號去啟動寫入允許信號。
30.根據(jù)權(quán)利要求29所述的方法，其中，生成列選擇線信號的步驟包括在寫入恢復時間的起始點之后以主時鐘脈沖信號的至少一個時鐘脈沖的延遲生成列地址脈沖串計數(shù)器的停止信號。
31.根據(jù)權(quán)利要求30所述的方法，其中，生成列選擇線信號的步驟包括與寫入恢復時間的值成正比地生成列地址脈沖串計數(shù)器的停止信號。
全文摘要
本文公開了能夠在寫入恢復時間(tWR)期間，通過重寫最后寫入數(shù)據(jù)減少數(shù)據(jù)寫入錯誤的半導體器件和控制它的方法。該半導體器件包括由數(shù)個重復單元組成的存儲單元陣列；位線放大器，用于放大存儲單元陣列的位線電壓和互補位線電壓之間的電壓差；通過列選擇線信號啟動的切換器件，用于分別將數(shù)據(jù)線和互補數(shù)據(jù)線與位線和互補位線電連接；和寫入驅(qū)動器，用于將寫入數(shù)據(jù)電壓供應給數(shù)據(jù)線和互補數(shù)據(jù)線，其中，列選擇線信號是在寫入恢復時間期間生成的?？刂圃摪雽w器件的方法包括如下步驟將數(shù)據(jù)電壓寫入存儲單元陣列中；和在寫入恢復時間期間生成列選擇線信號。
文檔編號G11C11/4076GK1581355SQ20041005644
公開日2005年2月16日 申請日期2004年8月9日 優(yōu)先權(quán)日2003年8月8日
發(fā)明者林鐘亨, 權(quán)赫準, 李賢奎 申請人:三星電子株式會社