專利名稱：電路面積小的數(shù)字積分器和應(yīng)用該積分器的模/數(shù)轉(zhuǎn)換器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及信號處理器，具體涉及數(shù)字積分器。
由于∑-△數(shù)據(jù)轉(zhuǎn)換器依賴精確的定時而不依賴精確的匹配元件而易于制造成集成電路形式，因而得到廣泛的應(yīng)用?！?△技術(shù)通常兼用于模/數(shù)轉(zhuǎn)換器(ADC)和數(shù)/模轉(zhuǎn)換器(DAC)。供ADC使用的一階∑-△調(diào)制器從接收的模擬輸入信號中減去反饋信號，以提供一個誤差信號。該誤差信號被積分，并將積分的誤差信號輸入到一個量化器。該量化器將積分的誤差信號轉(zhuǎn)化為有限數(shù)目的狀態(tài)之中的一個狀態(tài)，以提供出ADC中∑-△調(diào)制器部分的輸出。這個調(diào)制器輸出提供一個反饋DAC的輸入端上，該反饋DAC的輸出端提供一個反饋信號。量化器的數(shù)字輸出的密度與信號的模擬電平成比例。然而，需要一個抽取器(decimator)來根據(jù)上述輸出構(gòu)成數(shù)字輸出碼，并衰減量化噪聲，以使∑-△調(diào)制器增強(qiáng)阻帶內(nèi)的性能。
1比特量化器通常被采用，以使∑-△調(diào)制器的輸出成為單一比特數(shù)據(jù)流。不過，多比特量化器有時也被采用。二階∑-△調(diào)制器也通常被采用來替代一階∑-△調(diào)制器。二階∑-△調(diào)制器與一階∑-△調(diào)制器不同，它在最化器之前包括兩個積分和反饋校正級。
抽取器須使量化器的輸出積分，以產(chǎn)生一個具有較低時鐘速率的多比特數(shù)據(jù)流。例如，一個單一比特調(diào)制器可以提供具有10MHz頻率的數(shù)字脈沖流，但ADC會以128∶1的因數(shù)來抽取該數(shù)字輸出碼，以提供一個具有大約80KHz的輸出樣值流。在∑-△ADC設(shè)計中有一個公知的經(jīng)驗是積份器具有比調(diào)制器的階次還多出的一級。例如，一個三級的積分器最好是一個二階的調(diào)制器，以在阻帶內(nèi)得到良好的衰減。
在將一個∑-△ADC以集成電路形式施實時產(chǎn)生一些實際問題。在已知的集成電路的ADC中，是數(shù)字積分器而不是調(diào)制器占用了大部分的電路面積。這是因?qū)嵤?shù)字積分器的過程中造成的。每級積分器將一個數(shù)字輸入信號加到一個先前的(延時的)總和值上，以得到一個當(dāng)前總和值。為了實現(xiàn)這一加法功能，已知的積分器各級包括有許多全加器，在數(shù)量上至少等于某具體級的輸出中比特長度值，并且取決于所用的加法器類型，還可能需要更多的全加器。每個全加器需要許多邏輯門，以實現(xiàn)邏輯式。與之不同，延時功能對每個比特只需一級觸發(fā)器，而且調(diào)制器本身可以用一個DAC和只有小量的模擬電路來實施。因此，減小數(shù)字積分器的大小會對減小ADC的總面積和成本有很大作用。
據(jù)此，按照本發(fā)明的一種形式在這里提供一種具有減小電路面積的數(shù)字積分器，它包括一個加法器部分和第一與第二延時部分。加法器部分在其第一輸入端上接收一個待積分的輸入信號，每一時鐘周期接收一次，并根據(jù)該輸入比特流與第二和第三輸入信號的相加，以提供一個輸出。第一延時部分與該加法器部分相耦合，使該加法器部分的輸出延時一個時鐘周期，以提供第一延時信號，并將這第一延時信號乘2，以提供該加法器部分的第三輸入。第二延時部分與第一延時部分和加法器部分相耦合，使第一延時信號延時一個時鐘周期，以提供第二延時信號，并將這第二延時信號乘-1，以提供該加法器部分的第二輸入信號。
按照本發(fā)明的另一種形式，這里提供一種模/數(shù)轉(zhuǎn)換器，它包括一個∑-△調(diào)制器和一個數(shù)字積分器。該∑-△調(diào)制器具有一個用以接收模擬信號的輸入端和一個輸出端，第一時鐘周期提供一次第一數(shù)字信號。該第一數(shù)字信號具有一個密度，該密度與模擬信號取樣值成比例。該數(shù)字積分器具有一個用以接收第一數(shù)字信號的輸入端和一個提供第二數(shù)字信號的輸出端。該數(shù)字積分器包括一個加法器部分、一個第一延時部分和一個第二延時部分。加法器部分接收第一數(shù)字信號，根據(jù)該第一輸入信號與其第二和第三輸入信號的相加，由此提供一個輸出。第一延時部分與該加法器部分相耦合，使加法器部分的輸出延時一個時鐘周期，以提出第一延時信號，并將這第一延時信號乘2，以提供該加法器部分的第三輸入信號。第二延時部分與上述的第一延時部分和加法器部分相耦合，使第一延時信號延時一個所述時鐘的周期，以提供第二延時信號，并將這第二延時信號反相，以提供該加法器部分的第二輸入信號。該數(shù)字積分器響應(yīng)加法器部分的輸出信號、第一延時信號和第二延時信號之中一個預(yù)定的信號，提供第二數(shù)字信號。
本發(fā)明的這些特征和優(yōu)點以及其它的特點和優(yōu)點將結(jié)合以下附圖閱讀下面的詳細(xì)描述將會更清楚地理解。


圖1示出應(yīng)用本發(fā)明的一個積分器組成一個∑-△模數(shù)轉(zhuǎn)換器(ADC)的方框圖。
圖2示出公知的先有技術(shù)的第一種三級積分器的方框圖。
圖3示出公知的先有技術(shù)的第二種三級積分器的方框圖。
圖4示出圖1所示的三級積分器的方框圖。
圖5示出圖4所示的三級積分器一個實施例的方框圖。
圖6示出圖5所示的一個積分單元的方框圖。
圖1示出應(yīng)用本發(fā)明的數(shù)字積分器22組成的一個∑-△ADC20的方框圖。ADC20還包括一個∑-△調(diào)制器芯體(core)21和一個微分器23?！?△調(diào)制器芯體21具有一個輸入端AIN，用以接收模擬輸入信號，以及一個輸出端x〔n〕向積分器22的輸入端提供1比特輸出?！?△調(diào)制器21是一個常規(guī)的二階∑-△調(diào)制器，它提供一個單一比特數(shù)據(jù)流輸出，該輸出具有的密度與該輸入信號的模擬值相對應(yīng)。積分器22接收x〔n〕，作為響應(yīng)，提供一個22比特數(shù)字輸出信號INTEG(21∶0)。微分器23接收INTEG(21∶0)，提供出一個輸出OUTPUT，該輸出表示數(shù)字輸出碼。
∑-△調(diào)制器21包括加法器24、積分器25、加法器26、積分器27、量化器28和數(shù)/模轉(zhuǎn)換器(DAC)29。加法器24具有一個用以接收AIN的正輸入端、一個負(fù)輸入端和一個輸出端。積分器25具有一個與加法器24輸出端相連接的輸入端和一個輸出端。加法器26具有一個與積分器25輸出端相連接的正輸入端、一個負(fù)輸入端和一個輸出端。積分器27具有一個與加法器26輸出端相連接的輸入端和一個輸出端。量化器28具有一個與積分器27輸出端相連接的輸入端和一個提供信號x〔n〕的輸出端。在這示例的實施例中，量化器28是一個1比特量化器，提供出x〔n〕作為單一比特輸出數(shù)據(jù)流。DAC29具有一個與量化器28輸出端相連接、用以接收信號x〔n〕的輸入端以及一個與加法器24和26的負(fù)輸入端相連接的輸出端。
通常希望積分器級的數(shù)目比調(diào)制器的階次要多1，所以，積分器22是個三級積分器。調(diào)制器21提供10MHz的信號x〔n〕，積分器22對信號x〔n〕積分，以提供也是10MHz的信號INTEG(21∶0)。微分器23實施128∶1的抽取比，以提供約80KHz的輸出。不過，也可以是其它值的抽取仳。積分器22與微分器23共同組成一個級聯(lián)綜合梳狀(CIC)濾波器。微分器23在相繼的80KHz時鐘周期期間對INTEG(21∶0)取樣，提供輸出OUTPUT作為INTEG(21∶0)的當(dāng)前值與先前值之差。微分器23有三級，并包括一個寄存器(圖中未示出)用以存儲輸出OUTPUT。然而，在另一些實施例中，積分器22本身的末級可以累加積分值并以80KHz的速率被復(fù)位，因而可省掉微分器第一級。
圖2示出先有技術(shù)中公知的第一種三級積分器30的方框圖。積分器30包括加法器31-33和延時單元35-37。加法器31具有第一正輸入端用以接收信號x〔n〕、第二正輸入端和一個輸出端。延時單元35具有一個輸入端(連接到加法器31輸出端)和一個輸出端(連接到加法器31第二正輸入端)。加法器32具有第一正輸入端連接到加法器31輸出端上、第二正輸入端和一個輸出端。延時單元36具有一個輸入端連接到加法器32的輸出端上和一個輸出端連接到加法器32的第二正輸入端上。加法器33具有一個第一正輸入端連接到加法器32的輸出端上、一個第二正輸入端和一個輸出端提供出信號y〔n〕。延時單元37具有一個輸入端連接到加法器33的輸出端上和一個輸出端連接到加法器33第二正輸入端上。
圖3示出先有技術(shù)中公知的第二種三級積分器40的方框圖。積分器40包括加法器41-43及延時單元45-47。加法器41具有一個第一正輸入端用以接收信號x〔n〕、一個第二正輸入端和一個輸出端。延時單元45具有一個輸入端連接到加法器41的輸出端上和一個輸出端連接到加法器41第二正輸入端上。加法器42具有一個第一正輸入端連接到延時單元45的輸出端上、一個第二正輸入端和一個輸出端。延時單元46具有一個輸入端連接到加法器42的輸出端上和一個輸出端連接以加法器42第二正輸入端上。加法器43具有一個第一正輸入端連接到延時單元46的輸出端上、一個第二正輸入端和一個輸出端。延時單元47具有一個輸入端連接到加法器43的輸出端上，和一個輸出端連到加法器43的第二正輸入端上，并輸出信號y〔n-3〕。
參看圖2和圖3，積分器30和40都是三級的積分器，適用于圖1的ADC20。兩積分器的差別在于，積分器30的延時單元只放在加法器的輸出到該加法器的第二正輸入端的反饋通路中。然而，積分器40的延時單元串接在一個加法器的輸出端與隨后的加法器的第一正輸入端之間的通路中。因此，積分器30提供輸出信號y〔n〕，而積分器40提供輸出信號y〔n-3〕，它先于信號x〔n〕三個樣值。因圖1的ADC20主要用于實時應(yīng)用場合(例如音頻處理)，故這個樣值延時是無關(guān)緊要的。
然而，積分器30和積分器40都包括三個加法器。盡管延時單元可以用小量的D觸發(fā)器硬件來實現(xiàn)，可是加法器需要全加器。實際上，加法器耗用積分器30和40的大部分電路面積，就象它們在ADC中的應(yīng)用一樣。為了降低集成電路成本，希望使電路面積減至最小。
圖4示出圖1所示的數(shù)字積分器22的方框圖。積分器22通常包括一個兩級積分器部分50和一個單級積分器部分60。兩級積分器部分50包括加法器51、延時單元52與53及乘法器54與55。加法器51具有一個第一正輸入端用以接收信號x〔n〕、一個第二正輸入端、一個第三正輸入端和一個輸出端用以提供出信號y〔n〕。延時單元52具有一個輸入端連接到加法器51的輸出端上，和一個輸出端提供輸出信號y〔n-1〕。延時單元53具有一個輸入端連接到延時單元52的輸出端上，和一個輸出端提供輸出信號y〔n-2〕。乘法器54具有一個輸入端連接到延時單元53的輸出端上，和一個輸出端連接到加法器51的第二正輸入端上。乘法器55具有一個輸入端連接到延時單元52的輸出端上，和一個輸出端連接到加法器51的第三正輸入端上。在單級積分器部分60中，加法器61具有一個第一正輸入端連接到延時單元52的輸出端上、一個第二正輸入端和一個輸出端。延時單元62具有一個輸入端連接到加法器61的輸出端上和一個輸出端連接到加法器61的第二正輸入端上并提供信號INTEG(21∶0)。
圖1所示的積分器22與圖3和圖4所示的積分器30和40不同，其差別在于，前兩個積分級是由兩級積分器部分50中的單一加法器51來實現(xiàn)的。由于加法器按照常規(guī)是用全加器單元實施的，而它們是占用面積最密集的電路，因此積分器22明顯地減少了ADC20的總面積。
請看兩級積分器部分50如何實施前兩積分級的，考慮兩級積分的傳輸函數(shù)H(z)H(z)＝(1/(1-Z-1))2〔1〕式中，z表示取樣變量，Z-1表示一個延時函數(shù)。傳輸函數(shù)可以展開為
H(z)＝1/(1-2Z-1+Z-2) 〔2〕應(yīng)用z反變換得到y(tǒng)〔n〕＝x〔n〕+2y〔n-1〕-y〔n-2〕〔3〕這是加法器51輸出的精確表示。
請注意，加法器51的輸出、延時單元52的輸出及延時單元53的輸出之中的任一個預(yù)定的輸出都可以提供給加法器61的第一輸入端。唯一的差別是，INEG(21∶0)將在時間上按不同的時鐘周期數(shù)目分別地移位。在大多數(shù)的音頻應(yīng)用場合中，這種時間上的移位是無關(guān)緊要的。在示例的實施例中，為了便于實施，將兩級積分器部分50向單級積分器部分60提供延時單元52的輸出，這將在下面的圖6中將更具體地予以說明。
圖5示出圖4所示的三級積分器的實施例積分器80的方框圖。在這個示例的實施例中，積分器80包括22個積分單元，圖5示出有代表性的積分單元81-85。積分單元的排序從最低有效積分單元81到最高有效積分單元85。每個積分單元有四個輸入端，標(biāo)注為“B(i+1)”、“CIN”、“CLK”和“NCLK”以及三個輸出端標(biāo)注為“B(i+1)”、“COUT”和“INTEG(i)”，這里i代表各積分單元的比特位置。積分單元81有一個B(i)輸入端用以接收信號x〔n〕、一個CIN輸入端用于接收時鐘信號NCLK、一個CLK輸入端用以接收信號CLK、以及一個NCLK輸入端用以接收信號NCLK。信號NCLK是時鐘信號CLK的補(bǔ)碼。積分單元81-85的CLK和NCLK輸入端具有與它們所接收的相應(yīng)時鐘信號CLK和NCLK相同的名稱;不過，積分單元81的CIN輸入端也接收信號NCLK，對此情況應(yīng)將信號名稱與輸入端名稱清楚地區(qū)別開。每個積分單元的CLK和NCLK輸入端分別連接到積分單元81的COUT輸出端上?？傊俗畹陀行Хe分單元81之外，各積分單元的CIN輸入端都連接到前一積分單元的COUT輸出端上。積分單元82的B(i)輸入端連接到積分單元81的B(i+1)輸出端上?？傊俗畹陀行Хe分單元81之外，各積分單元的B(i)輸出端連接到前一積分單元的B(i+1)輸出端上。每個積分單元的INTEG(i)輸出端提供1比特的積分輸出;示例的積分單元81-85分別提供輸出比箋為INTEG(0)、INTEG(1)、INTEG(2)、INTEG(20)和ONTEG(21)。
每個積分單元的工作參看圖6示例的一個積分單元90的方框圖來作更具體的說明。積分單元90在結(jié)構(gòu)上與圖5中22個積分單元之中的每一個單元相同。積分單元90包括全加器91、D觸發(fā)器92-94、反相器95和復(fù)用器96與97。全加器91具有A和B兩個運(yùn)算輸入端、一個進(jìn)位輸入端CIN、一個進(jìn)位輸出端COUT和一個總和輸出端SUM。該進(jìn)位輸入端CIN接收積分單元90提供進(jìn)位輸出COUT。全加器91是一個用CMOS(互補(bǔ)型金屬氧化物半導(dǎo)體)晶體管技術(shù)制造的常規(guī)的全加器。每個D觸發(fā)器具有一個延時輸入端D、一個主時鐘輸入端NCLK、一個從時鐘輸入端SCLK和一個輸出端Q。D觸發(fā)器92具有一個D輸入端連接到B(i+1)端上、一個MCLK輸入端連接到NCLK輸入端、一個SCLK輸入端連接到CLK輸入端上和一個Q輸出端。D觸發(fā)器93具有一個D輸入端連接到全加器91SUM的輸出端上、一個MCLK輸入端連接到NCLK輸入端上、一個SCLK輸入端連接到CLK輸入端上和一個Q輸出端連接到B(i+1)輸出端與D觸發(fā)器92的D輸入端上。D觸發(fā)器94具有一個D輸入端連接到全加器91的SUM輸出端上、一個MCLK輸入端連接到CLK輸入端上、一個SCLK輸入端連接到NCLK輸入端上以及一個Q輸出端連接到INTEG(i)端上。反相器95具有一個輸入端連接到D觸發(fā)器92的Q輸出端上和一個輸出端。復(fù)用器96具有一個標(biāo)注“INO”的第二輸入端連接到B(i+1)端上、一個標(biāo)注“SO”的選擇控制信號第一輸入端連接到NCLK輸入端上、一個標(biāo)注“S1”的選擇控制信號第二輸入端連接到CLK輸入端上和一個標(biāo)注“OUT”的輸出端連接到全加器A輸入端上。復(fù)用器97有一個INO輸入端連接到B(i)輸入端上、一個IN1輸入端連接到D觸發(fā)器94的Q輸出端上、一個S0輸入端連接到NCLK輸入端上、一個S1輸入端連接到CLK輸入端上和一個OUT輸出端連接到全加器91B輸入端上。
圖4所示的積分器22的功能方框圖里省掉了一組22個加法器，只剩下加法器51和61。數(shù)字積分器80的實際制作中不再需要第二加法器，可在由每個積分單元的全加器91組成的單個2補(bǔ)碼脈動進(jìn)位加法器中實現(xiàn)加法器51和61的功能。積分器80對前兩積分級和第三積分級進(jìn)行時分復(fù)用，所以全部三級積分功能正好能在一組22個加法器中實現(xiàn)。參照時鐘信號CLK和NCLK，可以更清楚地說明本功能。
積分單元90在第一個時鐘周期期間實現(xiàn)前兩積分級的功能，在此期間CLK為邏輯低電平而無效，NCLK為邏輯高電平而有效。這個時期稱為“ADD1”周期。在ADD1周期內(nèi)，D觸發(fā)器93起圖4中延時單元52的作用，由之在Q輸出端提供在y〔n〕信號。y〔n-1〕信號在積分單元90的B(i+1)輸出端上傳送到后續(xù)的積分單元的B(i)輸入端。其后果是y〔n-1〕向左移位，實現(xiàn)了圖4中乘法器55乘2的功能。積分單元90的B(i)輸入被接收以作為前一個積分單元的B(i+1)輸出信號。由于最低有效積分單元81并沒有一個能從中接收到B(i+1)輸出的相鄰積分單元，所以其B(i)輸入端可用來接收x〔n〕。D觸發(fā)器92起延時單元53的作用，而反相器95執(zhí)行圖4中乘法器54的功能。據(jù)此，反相器95的輸出等于-y〔n-2〕。復(fù)用器96和97讓這它們的第一輸入信號通過，去到它們各自的輸出端。于是，全加器91的A輸入端接收到-y〔n-2〕，在B輸入端接收到2y〔n-1〕(積分單元81除外，它接收x〔n〕)。為了實現(xiàn)進(jìn)位鏈，將積分單元的COUT輸出提供給后續(xù)積分單元的CIN輸入端上;不過，積分單元81的CIN輸入端用NCLK上的邏輯高電平來選通，它因之對最后的結(jié)果加上1，從而對y〔n-2〕建立2補(bǔ)碼的負(fù)值。
積分單元90在第二個時鐘周期期間實現(xiàn)第三積分級的功能，在此期間CLK為邏輯高電平而有效，NCLK為邏輯低電平而無效。這個時期稱為“ADD2”周期。在ADD2周期內(nèi)，D觸發(fā)器93仍然起圖4中延時單元52的作用，在其Q輸出端提供出y〔n-1〕信號。而復(fù)用器96選擇其第二輸入，向全加器91的A輸入端提供y〔n-1〕信號。D觸發(fā)器94起延時單元62的作用，其Q輸出端提供信號INTEG(i)，它通過復(fù)用器97的第二輸入端反饋到全加器91的B輸入端。
因使用單一的一組22個全加器組來實現(xiàn)三個積分級，故使積分器22明顯地比常規(guī)的數(shù)字積分器減少了電路面積。隨著電路的簡化，積分器22也減小了功率損耗。此外，使用積分單元90那樣的積分單元來組成的積分器是模塊式的，因而可擴(kuò)展到任意的范圍。例如，希望設(shè)計一個ADC，它具有不同的抽取比、因而具有不同數(shù)目積分單元。
積分器22對于一個具有一個2電平量化器(即單一比特輸出)的∑-△調(diào)制器是實用的。因使用了積分單元90那樣的積分單元，還能夠構(gòu)造成一個積分器可接收一個3電平量化器的輸出。在此情況下，CIN輸入可以配合積分單元81的B(i)輸入一起應(yīng)用，以代表3電平其中的一種電平，當(dāng)CIN＝1和x〔n〕＝0時，形成第一種電平即“0”電平;當(dāng)CIN＝1和x〔n〕＝0或CIN＝0和x〔n〕＝1時，形成第二種電平即“1”電平;當(dāng)CIN＝1和x〔n〕＝1時，形成第三種電平即“2”電平。由于有兩種狀態(tài)都形成“1”電平，所以不可能將此積分器方便地擴(kuò)展以適應(yīng)4電平量化器。
雖然按照優(yōu)選實施例已經(jīng)描述了本發(fā)明，但顯然本技術(shù)領(lǐng)域的技術(shù)人員還可以按各種方式對本發(fā)明作出修改，并可設(shè)想出不同于上述實施例的許多實施例。例如，應(yīng)用圖4的兩級積分器部分50組成的一個兩級數(shù)字積分器可以連接到一個單一比特∑-△調(diào)制器的輸出端上。還可根據(jù)本發(fā)明的數(shù)字積分器可用于模/數(shù)轉(zhuǎn)換器之外的其它信號處理功能中。此外，任何的兩個積分級或組合的積分級可以在一個單二的加法器中時分復(fù)用，而不象這里所說明的恰是前兩級積分級與第三級積分級一起時分復(fù)用。再有，應(yīng)用全加器單元組成一個脈動進(jìn)位式加法器，但也可應(yīng)用其它的加法器，諸如超前進(jìn)位式加法器、選擇進(jìn)位式加法器和跳躍進(jìn)位式加法器等。據(jù)此，本文所附的權(quán)利要求書覆蓋對本發(fā)明的所有修改，它們都包羅在本發(fā)明的實質(zhì)精神和范疇內(nèi)。
權(quán)利要求
1.一種減小電路面積的數(shù)字積分器(22)，其特征在于包括加法器裝置(51)，其第一輸入端在每一個時鐘周期上接收一次待積分的輸入信號，根據(jù)所述輸入信號與其第二和第三輸入信號的相加，提供一個輸出信號；第一延時裝置(52、55)，它連接到所述加法器(51)上，對所述加法器(51)的所述輸出信號延時一個所述時鐘的周期，以提供出第一延時信號，并將所述第一延時信號乘2，以提供出所述加法器(51)的所述第三輸入信號；第二延時裝置(53、54)，連接到所述第一延時裝置(52、55)和所述加法器裝置(51)上，對所述第一延時信號延時一個所述時鐘的周期，以提供第二延時信號，并將所述第二延時信號乘-1，以提供所述加法器(51)的所述第二輸入信號。
2.根據(jù)權(quán)利要求1所述的數(shù)字積分器(22)，其特征在于，所述加法器(51)具有預(yù)定數(shù)目的全加器(91)。
3.根據(jù)權(quán)利要求1所述的數(shù)字積分器(22)，其特征在于，還包括一個積分級(60)，該積分級(60)具有一個輸入端，用以接收所述第一延時信號，以及一個輸出端提供數(shù)字積分器(22)輸出信號。
4.根據(jù)權(quán)利要求3所述的數(shù)字積分器(22)，其特征在于，所述積分級(60)包括第二加法器裝置(61)，用以接收數(shù)字積分器(50)的所述輸出信號，響應(yīng)所述第一延時信號與其第二輸入信號的相加，提供一個輸出信號;第三延時裝置(62)，用以接收所述第二加法器裝置(61)的所述輸出信號，對所述第二加法器裝置(61)的所述輸出信號延時一個所述時鐘的周期，以提供數(shù)字積分器(22)的所述輸出信號，并將數(shù)字積分器(22)的所述輸出信號提供給所述第二加法器裝置(61)的所述第二輸入信號上。
5.根據(jù)權(quán)利要求4所述的數(shù)字積分器(22)，其特征在于，所述第二加法器裝置(61)在一個單一的加法器電路(90)中與所述第一加法器裝置(51)時分復(fù)用。
6.根據(jù)權(quán)利要求1所述的數(shù)字積分器(22)，其特征在于，所述輸入信號有3級邏輯電平。
7.一種減小電路面積的數(shù)字積分器(22)，其特征在于包括一個加法器(51)，它有一個在每一個時鐘周期上接收一次待積分的輸入比特流的第一輸入端、一個第二輸入端、一個第三輸入端和一個提供數(shù)字積分器(22)第一輸出信號的輸出端;一個第一延時單元(52)，它有一個輸入端連接到所述加法器(51)所述輸出端，及一個輸出端提供第一延時信號，所述第一延時信號是數(shù)字積分器(22)的第二輸出信號;一個第一乘法器(55)，它有一個輸入端接收所述第一延時信號及一個輸出端連接到所述加法器(51)所述第三輸入端，以提供一個等于其所述輸入端上呈現(xiàn)的信號值2倍的積信號;一個第二延時單元(53)，它有一個輸入端用以接收所述第一延時信號及一個輸出端提供第二延時信號，所述第二延時信號是數(shù)字積分器(22)的第三輸出信號;一個第二乘法器(54)，它有一個輸入端連接到所述第二延時單元(53)所述輸出端、一個輸出端連接到所述加法器(51)所述第二輸入端，以提供一個等于其所述輸入端上呈現(xiàn)的信號值之-1倍的積信號。
8.一種減小電路面積的數(shù)字積分器(22)，其特征在于一個預(yù)定數(shù)目的積分單元(81-85)，其數(shù)目對應(yīng)于數(shù)字積分器(50)輸出的比特長度，從最低有效積分單元(81)到最高有效積分單元(85)進(jìn)行排序，每個積分單元(81-85)包括一個全加器(91)，它對第一和第二輸入端、一個進(jìn)位輸入端、一個進(jìn)位輸出端和一個總和輸出端;第一延時單元(93)，它對所述全加器(91)的所述總和輸出進(jìn)行延時，以提供第一信號;第二延時單元(92)，它連接所述第一延時單元(93)，對第一信號進(jìn)行延時以提供第二信號;一個反相器(95)，它連接到所述第二延時單元(92)，將所述第二信號反相以提供第三信號;第一復(fù)用器(96)，根據(jù)第一和第二時鐘周期內(nèi)的選擇，它分別地將所述第一信號和所述第三信號之一個提供給所述全加器(91)的所述第一輸入端;第三延時單元(94)，它對所述全加器(91)的所述總和輸出進(jìn)行延時以提供出第四信號，所述第四信號是數(shù)字積分器(22)輸出的一個相應(yīng)比特;第二復(fù)用器(97)，根據(jù)第一和第二時鐘周期內(nèi)的選擇，它分別地將所述積分單元(81)的一個輸入和將所述第四信號輸入之一提供給所述全加器(91)的所述第二輸入端;所述最低有效積分單元(81)的所述第二乘法器(97)選擇出所述輸入數(shù)據(jù)流與所述第四信號之一;除了所述最低有效積分單元(81)之外，每個積分單元的所述第二復(fù)用器(97)選擇出所述第一信號與所述第四信號之一;所述最低有效積分單元(81)之所述全加器(91)的所述進(jìn)位輸入端接收一個預(yù)定的二進(jìn)制數(shù)值;除了所述最低有效積分單元(81)之外，所述許多積分單元(82-85)之每一個的所述全加器(91)的所述進(jìn)位輸入端，均連接至前一個積分單元之所述全加器(91)的所述進(jìn)位輸出端。
9.一種模/數(shù)轉(zhuǎn)換器(ADC)(20)，其特征在于包括一個∑-△調(diào)制器，它有一個輸入端用于接收模擬信號和一個輸出端以在每個時鐘周期上提供一次第一數(shù)字信號，所述第一數(shù)字信號的數(shù)據(jù)流密度比例于所述模擬信號的取樣值;一個數(shù)字積分器(22)，它有一個輸入端用以接收所述第一數(shù)字信號和一個輸出端用以提供第二數(shù)字信號，所述數(shù)字積分器(22)包括加法器裝置(51)，它接收所述第一數(shù)字信號，根據(jù)所述第一數(shù)字信號與其第二和第三輸入信號之相加，提供一個輸出信號;第一延時裝置(52、55)，它連接到所述加法器裝置(51)上，對所述加法器裝置(51)的所述輸出信號延時一個所述時鐘的周期，以提供第一延時信號，并將所述第一延時信號乘2，以提供所述加法器裝置(51)的所述第三輸入信號;第二延時裝置(53、54)，它連接到所述第一延時裝置(52、55)和所述加法器裝置(51)上，對所述第一延時信號延時一個所述時鐘的周期，以提供第二延時信號，并將所述第二延時信號反相，以提供所述加法裝置(51)的所述第二輸入信號;根據(jù)所述加法器裝置(51)的所述輸出信號、所述第一延時信號和所述第二延時信號之中一個預(yù)定的信號，所述數(shù)字積分器(22)提供所述第二數(shù)字信號。
10.根據(jù)權(quán)利要求9所述的模/數(shù)轉(zhuǎn)換器(ADC)(20)，其特征在于，一個微分器(23)，它有一個輸入端用以接收所述第二數(shù)字信號及一個輸出端用以提供模/數(shù)轉(zhuǎn)換器(ADC)(20)。
全文摘要
減小電路面積和功耗的數(shù)字積分器只用一個加法器為一個抽取器實現(xiàn)兩級積分。一個兩級積分器的傳輸函數(shù)在Z域內(nèi)可表示成H(z)＝(1/(1-z
文檔編號G06F7/66GK1096406SQ94101190
公開日1994年12月14日 申請日期1994年2月3日 優(yōu)先權(quán)日1993年2月16日
發(fā)明者理查德·L·格林 申請人:莫托羅拉公司