專利名稱：改進(jìn)的處理系統(tǒng)外部存儲(chǔ)器存取控制的制作方法
技術(shù)領(lǐng)域：
本發(fā)明與下列美國專利申請(qǐng)有關(guān)USSN07/569，935、07/917，497、07/917，488、07/917，503、07/918，627、07/918，626、07/918，625、07/918，624、07/918，631、07/918，632、07/918，622、07/918，621。
除了列出的第一個(gè)外，全部相關(guān)申請(qǐng)都在同一天申請(qǐng)，并轉(zhuǎn)讓給本發(fā)明受讓人，通過對(duì)其引用，按其完整性歸并在此。列出的第一個(gè)相關(guān)申請(qǐng)?jiān)?990年8月20日申請(qǐng)，已轉(zhuǎn)讓給本發(fā)明的受讓人，通過對(duì)其引用，也按其完整性歸并在此。
本發(fā)明一般來說涉及處理系統(tǒng)，更具體地說涉及需進(jìn)行外部存儲(chǔ)器存取的處理系統(tǒng)。本發(fā)明尤其涉及一種改進(jìn)的處理系統(tǒng)外部存儲(chǔ)器存取控制，它通過建立起獨(dú)立于外部存儲(chǔ)器存取速率的外部存儲(chǔ)器使能時(shí)間，減少處理系統(tǒng)的功率消耗。
如名稱也是“改進(jìn)的處理系統(tǒng)外部存儲(chǔ)器存取控制”、目前待審的轉(zhuǎn)讓給本申請(qǐng)受讓人的美國專利申請(qǐng)Ser.No.07/569，935中所敘述的，本技術(shù)領(lǐng)域中眾所周知至少包括一個(gè)微處理器的處理系統(tǒng)。在這種處理系統(tǒng)中，通常需要由微處理器對(duì)外部存儲(chǔ)器存取數(shù)據(jù)和/或指令。而且這種基于微處理器的處理系統(tǒng)，通常都具有在單位時(shí)間執(zhí)行大量操作的高活動(dòng)量時(shí)期，穿插著單位時(shí)間執(zhí)行相對(duì)少的操作的低活動(dòng)量時(shí)期。
為降低在低活動(dòng)量期間這類處理系統(tǒng)的功率消耗，在已有技術(shù)中通常用降低微處理器的外部存儲(chǔ)器存取速率的方法來實(shí)現(xiàn)，典型地是通過采用可變速率的振蕩器時(shí)鐘源，或是一個(gè)與微處理器配合的時(shí)鐘分頻電路來降低外部存儲(chǔ)器存取速率。因?yàn)槲⑻幚砥魍ㄟ^總線與外部存儲(chǔ)器通信，因而外部存儲(chǔ)器存取速率也可以稱為總線存取速率。
上述在已有技術(shù)中通過降低外部存儲(chǔ)器存取速率來降低低活動(dòng)量期間功率消耗的方法，就數(shù)字式CMOS邏輯系統(tǒng)而言，通常都是有效的，這是因?yàn)閿?shù)字式CMOS邏輯系統(tǒng)的功率消耗基本上與單位時(shí)間內(nèi)發(fā)生的信號(hào)躍變次數(shù)成正比。事實(shí)上，數(shù)字式CMOS邏輯電路的大部分功率是在其內(nèi)部信號(hào)和輸入信號(hào)改變時(shí)消耗的，而相反地當(dāng)其內(nèi)部信號(hào)不變時(shí)它只消耗極少的功率。
然而，諸如隨機(jī)存取存儲(chǔ)器(RAM)器件和電氣可編程的只讀存儲(chǔ)器(EPROM)器件之類的標(biāo)準(zhǔn)商售存儲(chǔ)器器件不同于數(shù)字式CMOS邏輯電路，這些器件只要它們的使能輸入保持在活動(dòng)狀態(tài)就要消耗功率。因而，這類器件的功率消耗除取決于存儲(chǔ)器存取速率(芯片使能信號(hào)CHIPENABLE的躍變頻度)以外還取決于存儲(chǔ)器處于使能狀態(tài)的時(shí)間總量(芯片使能信號(hào)CHIPENABLE保持為活動(dòng)的時(shí)間總量)。盡管技術(shù)上能夠得到只在內(nèi)部和外部信號(hào)躍變時(shí)才消耗功率的RAM和EPROM器件，但這些器件會(huì)太復(fù)雜，而且從一項(xiàng)設(shè)計(jì)用于所有應(yīng)用的經(jīng)濟(jì)尺度來衡量，這也是不利的。
在現(xiàn)行的基于微處理器的處理系統(tǒng)中，外部RAM和/或EPROM的CHIP ENABLE信號(hào)是在微處理器內(nèi)譯碼得到的，或是由微處理器外部的邏輯電路從微處理器提供的總線控制信號(hào)譯碼得到的。典型的總線控制信號(hào)以8031類型的微控制器為例而言，包括地址線、ALE、PSEN＊、RD＊和WR＊。這些總線控制信號(hào)的名稱和功能對(duì)于各種微處理器/微控制器是各不相同的，但向微處理器外部的器件提供使能和定向信息的基本概念還是相同的。
已有技術(shù)對(duì)于這種應(yīng)用和與之有關(guān)的那些應(yīng)用的局限，就低功率處理系統(tǒng)的運(yùn)行而言，在于當(dāng)降低現(xiàn)行微處理器和控制器的存儲(chǔ)器存取速率以圖節(jié)省系統(tǒng)功率時(shí)，微處理器提供的總線控制信號(hào)的寬度(外部存儲(chǔ)器使能時(shí)間)與該處理器的總線速率(外部存儲(chǔ)器存取速率)成反比變化。因而，盡管處理器的外部存儲(chǔ)器存取速率下降，但外部存儲(chǔ)器使能時(shí)間卻成比例地上升。因此，存儲(chǔ)存取速率越慢，則外部存儲(chǔ)器使能時(shí)間越長。外部存儲(chǔ)器器件處于使能狀態(tài)的時(shí)間比完成外部存儲(chǔ)器器件存取所需的時(shí)間長得多，因而造成系統(tǒng)功率的浪費(fèi)。
上面提到并通過引用歸并于此的美國專利申請(qǐng)Ser.No.07/569，935，提供一種包括一個(gè)處理器在內(nèi)的處理系統(tǒng)，它能使并非專為很低功率設(shè)計(jì)的標(biāo)準(zhǔn)商售存儲(chǔ)器器件的功率消耗下降。美國專利申請(qǐng)Ser，No.07/569，935向這種處理系統(tǒng)提供一種外部存儲(chǔ)器存取控制系統(tǒng)，它能使外部存儲(chǔ)器的使能時(shí)間獨(dú)立于單位時(shí)間內(nèi)的外部存儲(chǔ)器存取次數(shù)。在有關(guān)應(yīng)用中提出的這種控制系統(tǒng)通常是有效的和有用的，而在某些應(yīng)用中出現(xiàn)的一些特性，還可以被利用來造出更為簡單的控制系統(tǒng)。本發(fā)明將說明一種在具有可編程時(shí)鐘速度的場(chǎng)合下可以容易和簡單地構(gòu)成的控制系統(tǒng)。
本發(fā)明提供一種用在其處理器對(duì)外部存儲(chǔ)器存取數(shù)據(jù)和/或指令的這類處理系統(tǒng)中的改進(jìn)的外部存儲(chǔ)器存取控制系統(tǒng)。根據(jù)本發(fā)明說明的改進(jìn)的外部存儲(chǔ)器存取控制系統(tǒng)，為減少處理系統(tǒng)的功率消耗，將提供獨(dú)立于單位時(shí)間外部存儲(chǔ)器存取次數(shù)的外部存儲(chǔ)器使能時(shí)間。為確定外部存儲(chǔ)器存取速率，本發(fā)明的控制系統(tǒng)包括能提供其速度是至少兩種速度之一的時(shí)鐘信號(hào)的可選擇可編程時(shí)鐘。該控制系統(tǒng)還包括與可選擇可編程時(shí)鐘相連的使能時(shí)間控制結(jié)構(gòu)，該結(jié)構(gòu)的設(shè)計(jì)使外部存儲(chǔ)器在各次存儲(chǔ)器存取期間的使能持續(xù)時(shí)間與外部存儲(chǔ)器的存取速率獨(dú)立。而且，該使能時(shí)間控制結(jié)構(gòu)還包括根據(jù)所選定的時(shí)鐘速度來改變外部存儲(chǔ)器使能時(shí)間控制信號(hào)工作周期的子結(jié)構(gòu)。
因而，本發(fā)明的目的在于提供一種降低在存儲(chǔ)器低頻存取的處理系統(tǒng)中功率消耗的結(jié)構(gòu)和方法。
本發(fā)明另一目的在于提供一種在包括有微控制器的電池驅(qū)動(dòng)設(shè)備中保存其電力的結(jié)構(gòu)和方法。
本發(fā)明還有一個(gè)目的在于提供一種使某些處理系統(tǒng)得以簡化和改善效率的結(jié)構(gòu)和方法。
為對(duì)本發(fā)明有更完整的理解，和了解其他的目的和優(yōu)點(diǎn)，可結(jié)合以下附圖參考后面的詳細(xì)說明。


圖1是微控制器系列總體結(jié)構(gòu)的方框圖。
圖2是圖1所示的微處理器系列總體結(jié)構(gòu)更為詳細(xì)的方框圖。
圖3是實(shí)施有關(guān)美國專利申請(qǐng)Ser.No.07/569，935發(fā)明的處理系統(tǒng)的方框圖。
圖4(包括圖4a和圖4b)是包含本發(fā)明的改進(jìn)的外部存儲(chǔ)器存取控制系統(tǒng)在內(nèi)的集成電路的方框圖。
現(xiàn)參見附圖1，該圖示出由本發(fā)明受讓人制造的8051微控制器系列的總體結(jié)構(gòu)的方框圖。下面即將敘述這個(gè)系列的微控制器的各個(gè)方面。敘述的目的在于說明本發(fā)明可以有利地應(yīng)用的環(huán)境，并對(duì)已有技術(shù)的微控制器的操作提供一般的背景技術(shù);但此敘述并非意味，也不該被視作是對(duì)本發(fā)明范圍的限定。
參見圖1，可以看出8051系列產(chǎn)品包括CPU2、振蕩器和定時(shí)電路4、只讀存儲(chǔ)器/可電方式編程的只讀存儲(chǔ)器(ROM/EPROM)6、隨機(jī)存取存儲(chǔ)器(RAM)8、控制電路10、定時(shí)器/計(jì)數(shù)器12、可編程串行端口14、和可編程I/O16。
所有8051系列器件具有分離的地址空間用于程序存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器。程序和數(shù)據(jù)存儲(chǔ)器的邏輯分離允許按8位地址存取數(shù)據(jù)存儲(chǔ)器，這就能夠用一個(gè)8位CPU更迅速地存儲(chǔ)和操作。盡管如此，16位數(shù)據(jù)存儲(chǔ)器地址還是可以通過不同的8051微控制器器件中的不同專用寄存器產(chǎn)生。
在8051系列產(chǎn)品中程序存儲(chǔ)器只可以讀出而不能寫入?？梢杂懈哌_(dá)64K字節(jié)的程序存儲(chǔ)器。數(shù)據(jù)存儲(chǔ)器占據(jù)著與程序存儲(chǔ)器分離的地址空間。高達(dá)64K字節(jié)的外部RAM可以在外部數(shù)據(jù)存儲(chǔ)器空間內(nèi)編址。按各種8051系列器件中外部數(shù)據(jù)存儲(chǔ)器的需要，CPU2產(chǎn)生讀出和寫入信號(hào)RD＊和WR＊。將RD＊和PSEN＊(程序存儲(chǔ)使能)信號(hào)加到與門輸入端并將該門的輸出用作外部程序/數(shù)據(jù)存儲(chǔ)器的讀出選通信號(hào)，可以使外部程序存儲(chǔ)器和外部數(shù)據(jù)存儲(chǔ)器結(jié)合。
振蕩器和定時(shí)電路4包括一振蕩器，它驅(qū)動(dòng)一個(gè)向芯片提供內(nèi)部時(shí)鐘信號(hào)的內(nèi)部時(shí)鐘發(fā)生器。內(nèi)部時(shí)鐘信號(hào)頻率為振蕩器頻率的一半，由它確定內(nèi)部的相、狀態(tài)和機(jī)器周期。一個(gè)機(jī)器周期包括6個(gè)狀態(tài)(12個(gè)振蕩周期)。每個(gè)狀態(tài)被分為相1半個(gè)狀態(tài)和相2半個(gè)狀態(tài)，在相1半個(gè)狀態(tài)期間相1時(shí)鐘是活動(dòng)的，而在相2半個(gè)狀態(tài)期間相2時(shí)鐘是活動(dòng)的。這樣一個(gè)機(jī)器周期包含有12個(gè)振蕩周期。每一相持續(xù)一個(gè)振蕩周期。每一狀態(tài)持續(xù)兩個(gè)振蕩周期。典型地，算術(shù)邏輯運(yùn)算在相1期間發(fā)生，而內(nèi)部的從寄存器至寄存器的轉(zhuǎn)移在相2期間發(fā)生。
圖1中示出的與可編程輸入/輸出電路14連接的全部四個(gè)端口部是雙向的。每個(gè)端口包括一鎖存器(專用功能寄存器P0至P3)、一輸出驅(qū)動(dòng)器、一輸入緩沖器。端口Port0和Port2的輸出驅(qū)動(dòng)器、和端口Port0的輸入緩沖器用于對(duì)外部存儲(chǔ)器的存取。在此應(yīng)用中，端口Port0輸出外部存儲(chǔ)器地址的低字節(jié)，與正在讀/寫的字節(jié)一起分時(shí)復(fù)用。當(dāng)?shù)刂肥?6位字長時(shí)端口Port2將輸出高字節(jié)外部存儲(chǔ)器地址。否則，端口Prot2將通過引腳繼續(xù)送出P2專用功能寄存器(“SFR”)的內(nèi)容。端口Prot3的全部引腳(在某些情況下還有端口Port1的兩個(gè)引腳)都是多功能的。它們不僅是端口的引腳，還兼有諸如定時(shí)器/計(jì)數(shù)器外部輸入端和定時(shí)器/計(jì)數(shù)器俘獲/重新加載觸發(fā)器之類的各種特殊功能。
至于對(duì)外部存儲(chǔ)器的存取，8051系列的器件對(duì)外部存儲(chǔ)器的存取有兩類對(duì)外部程序存儲(chǔ)器的存取和對(duì)外部數(shù)據(jù)存儲(chǔ)器的存取。對(duì)外部程序存儲(chǔ)器的存取是將信號(hào)PSEN＊(程序存儲(chǔ)使能)用作讀出選通信號(hào)。對(duì)外部數(shù)據(jù)存儲(chǔ)器的存取則用RD＊(外部數(shù)據(jù)存儲(chǔ)器讀出選通信號(hào))或WR＊(外部數(shù)據(jù)存儲(chǔ)器寫入選通信號(hào))來選通存儲(chǔ)器。從外部程序存儲(chǔ)器取出指令一般采用16位地址。而對(duì)外部數(shù)據(jù)的存取則采用16位地址或8位地址。當(dāng)采用16位地址時(shí)，地址的高字節(jié)就送出到端口Prot2上，在那里保持一個(gè)讀出或?qū)懭胫芷诘臅r(shí)間。應(yīng)該說明的是端口Port2驅(qū)動(dòng)器在它們送出為1的地址位的整個(gè)時(shí)間內(nèi)須采用上拉電壓。在這期間端口Port2的鎖存器(專用功能寄存器)不一定要含1，且端口Port2的SFR內(nèi)容不被修改。若外部存儲(chǔ)器周期并非在其面緊接著另一個(gè)外部存儲(chǔ)器周期，則端口Port2的SFR未受干擾的內(nèi)容將在下一周期重現(xiàn)。若采用8位地址，端口Port2的SFR內(nèi)容在整個(gè)外部存儲(chǔ)器周期一直位于端口Port2的引腳處。這便于分頁。在任何情況下，地址低字節(jié)與數(shù)據(jù)字節(jié)總是在端口Port0上分時(shí)復(fù)用。端口Port0輸出緩沖器中的兩個(gè)場(chǎng)效應(yīng)晶體管由一個(gè)地址/數(shù)據(jù)信號(hào)驅(qū)動(dòng)。這樣，在這類應(yīng)用中端口Port0的引腳并非開路的漏極輸出，不需要外部上拉電壓。信號(hào)ALE(地址鎖存器使能)用來將地址字節(jié)俘獲送入一外部鎖存器。該地址字節(jié)在ALE負(fù)躍變時(shí)是有效的。接著，在寫入周期內(nèi)，要寫入的數(shù)據(jù)字節(jié)在WR＊?jiǎng)偧せ钪熬统霈F(xiàn)在端口Port0上，并一直維持到WR＊失效。在讀出周期內(nèi)，輸入進(jìn)來的字節(jié)在讀出選通信號(hào)剛要失效之前在端口Port0處被接收。
在對(duì)外部存儲(chǔ)器的任何一次存取期間，CPU2將OFFH寫到端口Port0的鎖存器(專用功能寄存器)中，這樣就將端口Prot0的SFR(專用功能寄存器)可能保存著的任何信息都清除掉。
在兩種情況下將對(duì)外部程序存儲(chǔ)器進(jìn)行存取(1)不論何時(shí)只要信號(hào)EA＊是活動(dòng)的;或者，(2)不論何時(shí)只要程序計(jì)數(shù)器(PC)所含的數(shù)比0FFFH(對(duì)于某些系列器件為1FFFH)大。這需要在沒有ROM的版本中令EA線為低，以便編程字節(jié)中較低的4K(對(duì)于不同的系列器件或者為8K)字節(jié)可從外部存儲(chǔ)器取出。當(dāng)CPU正在執(zhí)行來自外部程序存儲(chǔ)器的指令時(shí)，端口Port2的全部8位就專用于輸出功能，不再用作通常的輸入輸出。在外部程序取指期間，它們輸出PC的高字節(jié)。在這期間，端口Port2驅(qū)動(dòng)器采用正上拉電壓送出PC中的“1”位。
外部取指的讀出選通信號(hào)是PSEN＊，它在內(nèi)部取指時(shí)不被激活。當(dāng)CPU正對(duì)外部程序存儲(chǔ)器存取時(shí)，PSEN＊每周期被激活兩次(但在傳送進(jìn)位位或“MOVX”指令期間例外)，而不論該字節(jié)的取出對(duì)當(dāng)前的指令是否是實(shí)際需要的。當(dāng)PSEN＊被激活，其時(shí)序與RD＊是不同的。完整的RD＊周期包括ALE和RD＊的激活和去激活，花去12個(gè)振蕩周期。完整的PSEN＊周期包括ALE和PSEN＊的激活和去激活，只花去6個(gè)振蕩周期。
ALE的主要功能是在從外部程序存儲(chǔ)器取指期間，提供一合適的定時(shí)信號(hào)用來將某一地址的低字節(jié)從P0鎖存到外部鎖存器。為此目的，ALE在每機(jī)器周期內(nèi)被激活兩次。這種激活即使當(dāng)該周期不涉及外部取指時(shí)也會(huì)發(fā)生。只在對(duì)外部數(shù)據(jù)存取期間時(shí)才不出現(xiàn)ALE。在MOVX指令中，第二周期的第一個(gè)ALE是不存在的。由此可知，在不使用外部數(shù)據(jù)存儲(chǔ)器的任何系統(tǒng)中，ALE是以振蕩器頻率1/6的恒定速率被激活的，并可以用作外部時(shí)鐘或其它定時(shí)用途。
在一些應(yīng)用中，希望用同一物理存儲(chǔ)器來存儲(chǔ)數(shù)據(jù)和程序。在8051系列中，外部程序和數(shù)據(jù)存儲(chǔ)器的空間可以通過PSEN＊和RD＊的相“與”而組合在一起。這兩個(gè)信號(hào)的正“邏輯與”產(chǎn)生一個(gè)可用于上述組合起來的物理存儲(chǔ)器的低激活讀出選通信號(hào)。因?yàn)镻SEN＊周期比RD＊周期短，因而外部存儲(chǔ)器需足夠快以適應(yīng)PSEN＊周期。
8051系列器件具有兩個(gè)16位定時(shí)器/計(jì)數(shù)器寄存器定時(shí)器timer0和timer1。某些系列器件還多一個(gè)定時(shí)器timer2。所有這類定時(shí)器都可以按定時(shí)器或事件計(jì)數(shù)器工作。當(dāng)執(zhí)行“定時(shí)器”功能時(shí)，該寄存器每一機(jī)器周期計(jì)數(shù)增1。這樣，可以將它視作對(duì)機(jī)器周期的計(jì)數(shù)。機(jī)器周期包含12個(gè)振蕩周期，故計(jì)數(shù)速率是振蕩器頻率的1/12。執(zhí)行“計(jì)數(shù)器”功能時(shí)，寄存器將響應(yīng)在相應(yīng)的外部輸入引腳T0、T1、T2處出現(xiàn)的1至0躍變使計(jì)數(shù)遞增。在此功能中，外部輸入在每個(gè)機(jī)器周期的部分期間內(nèi)被取樣。當(dāng)取樣表明在1個(gè)周期中為高電平，而下一個(gè)周期為低電平時(shí)，該計(jì)數(shù)便加1。在檢測(cè)出上述躍變的那個(gè)周期之后的下一周期的部分期間內(nèi)，新計(jì)數(shù)值將在寄存器中出現(xiàn)。它識(shí)別出1至0的躍變要花2個(gè)機(jī)器周期(24個(gè)振蕩周期)，因而最大計(jì)數(shù)速率是振蕩頻率的1/24。對(duì)于外部輸入信號(hào)的工作周期無限制，但為了確保對(duì)給定電平在其變化之前至少取樣一次，它應(yīng)該至少保持一個(gè)完全的機(jī)器周期。除了“定時(shí)器”或“計(jì)數(shù)器”選擇之外，定時(shí)器timer0和timer1具有四種可供選擇的工作模式。任何一個(gè)定時(shí)器若置為模式0，便成為一個(gè)預(yù)除以32的8位計(jì)數(shù)器。模式1除了定時(shí)寄存器是按16位運(yùn)行的以外，其他與模式0均相同。模式2將定時(shí)寄存器構(gòu)成為能自動(dòng)重新加載的8位計(jì)數(shù)器。模式3下的定時(shí)器簡單地保持其計(jì)數(shù)。
現(xiàn)在參見圖2，它示出的是圖1所示的微控制器系列總體結(jié)構(gòu)的更詳細(xì)方框圖。圖2就本發(fā)明而言需特別注意，因?yàn)樗枋隽饲懊嫣岬降腜SEN＊信號(hào)(由標(biāo)號(hào)18標(biāo)注)，該信號(hào)可對(duì)本發(fā)明實(shí)施例起到重要的作用，隨著如下的討論這點(diǎn)將變得更為清楚。
此刻，為便于理解對(duì)本發(fā)明的評(píng)價(jià)，復(fù)述美國專利申請(qǐng)Ser.No.07/569，935的說明是有益的和適當(dāng)?shù)?，因?yàn)楸景l(fā)明就是由它導(dǎo)出的。接下來參見圖3，該方框圖示出的是與本發(fā)明有關(guān)的美國專利申請(qǐng)Ser.No.07/569，935所揭示和要求保護(hù)的該發(fā)明一個(gè)實(shí)施例處理系統(tǒng)20。處理系統(tǒng)20通常包括時(shí)鐘源22、微處理器24、地址譯碼邏輯26、第一存儲(chǔ)器28、第二存儲(chǔ)器30、和總線32。在圖3所示實(shí)施例中，時(shí)鐘源22、地址譯碼邏輯26、第一存儲(chǔ)器28、和第二存儲(chǔ)器30都在微處理器的外部。且時(shí)鐘源22、微處理器24、地址譯碼邏輯26、第一存儲(chǔ)器28和第二存儲(chǔ)器30都可以作成集成電路，每個(gè)電路都放在分開的集成電路器件內(nèi)。
示出圖3中的微處理器24包括分頻器電路34、中央處理單元36、和使能時(shí)間控制38。該分頻器電路34的輸入40與時(shí)鐘源22的輸出42相連，以便接收時(shí)鐘源22的時(shí)鐘輸出。分頻器34還有一個(gè)與中央處理單元36的時(shí)鐘輸入46和地址譯碼邏輯26的時(shí)鐘輸入48相連的輸出端44。時(shí)鐘源22提供一包含較高重復(fù)頻率的脈沖序列的時(shí)鐘輸出，它由分頻器電路34分頻以便在其輸出端44給處理系統(tǒng)提供定時(shí)和同步時(shí)鐘信號(hào)。如有關(guān)美國專利申請(qǐng)Ser.No.07/569，935中說明的，在其輸出端44由分頻器34提供的時(shí)鐘信號(hào)的輸出頻率決定著微處理器24對(duì)外部存儲(chǔ)器存取的速率。
使能時(shí)間控制38包括一連接在時(shí)鐘源22的輸出42和分頻器電路34的輸入40之間的輸入端50。按有關(guān)專利申請(qǐng)Ser.No.07/569，935的說明，該使能時(shí)間控制38在其輸出端52提供外部存儲(chǔ)器使能時(shí)間信號(hào)，使外部存儲(chǔ)器在該時(shí)間內(nèi)處于使能狀態(tài)，以便在微處理器24每次存取外部存儲(chǔ)器期間利用總線。正如以后將會(huì)看到的那樣，由使能時(shí)間控制38所建立的使能時(shí)間是獨(dú)立于分頻器34所確定的外部存儲(chǔ)器存取速率的。該使能時(shí)間控制38還包括與中央處理單元36連接的輸入端51。該輸入允許中央處理單元36得以控制由使能時(shí)間控制所建立的使能時(shí)間在何時(shí)開始，但與時(shí)鐘源輸出同步。
使能時(shí)間控制38的輸出52包括以散列符號(hào)標(biāo)注的若干線，這些線與地址譯碼邏輯26的總線使能控制輸入54、第一外部存儲(chǔ)器28的總線使能輸入56、和第二外部存儲(chǔ)器30的總線使能輸入58相連。熟悉本技術(shù)領(lǐng)域的技術(shù)人員將會(huì)理解，使能時(shí)間控制38的輸出52根據(jù)不同的處理系統(tǒng)設(shè)計(jì)，在不脫離有關(guān)美國專利申請(qǐng)Ser.No.07/569，935發(fā)明的前提下，可以如圖3所示與地址譯碼邏輯和外部存儲(chǔ)器相連，也可以直接且唯一地與外部存儲(chǔ)器28和30相連，或可以只經(jīng)地址譯碼邏輯與外部存儲(chǔ)器28和30相連。
中央處理單元36包括第一輸出端60，將第一組外部存儲(chǔ)器地址經(jīng)第一組線62送到地址譯碼邏輯26。中央處理單元36還包括第二輸出端64，將第二組外部存儲(chǔ)器地址經(jīng)第二組線66送到外部存儲(chǔ)器28和30。當(dāng)微處理器24存取外部存儲(chǔ)器時(shí)，第一組地址由地址譯碼邏輯譯碼，用于選擇所要存取的外部存儲(chǔ)器。為此，地址譯碼邏輯包括一個(gè)經(jīng)過多根輸出線70與第一和第二存儲(chǔ)器28和30相連的輸出端68，用來向外部存儲(chǔ)器28和30傳送外部存儲(chǔ)器或芯片的選擇信號(hào)。
由中央處理單元36提供的第二組地址是用來選擇所要存取的外部存儲(chǔ)器中所要的存儲(chǔ)單元。每個(gè)存儲(chǔ)器28和30最好包括多個(gè)存儲(chǔ)單元，而每個(gè)存儲(chǔ)單元各具有對(duì)存儲(chǔ)器來說是唯一的地址。外部存儲(chǔ)器的存儲(chǔ)單元可以有重復(fù)的地址。因而，由地址譯碼邏輯26提供的芯片選擇信號(hào)經(jīng)線70先選擇所要存取的存儲(chǔ)器，而經(jīng)線66傳送的第二組存儲(chǔ)器地址再在選定要存取的外部存儲(chǔ)器內(nèi)選擇所要存取的具體存儲(chǔ)單元。
圖3還顯示出，中央處理單元36與總線32相連，外部存儲(chǔ)器28和30也與總線32相連。中央處理單元36和外部存儲(chǔ)器28和30與總線32相連，使得微處理器24可以與外部存儲(chǔ)器通信，以允許中央處理單元在外部存儲(chǔ)器存取期間從外部存儲(chǔ)器讀出數(shù)據(jù)和/或指令，或?qū)?shù)據(jù)寫入外部存儲(chǔ)器。
繼續(xù)參見圖3，在運(yùn)行中，當(dāng)微處理器24的中央處理單元36執(zhí)行指令時(shí)，中央處理單元必須訪問外部存儲(chǔ)器28和30，從外部存儲(chǔ)器讀出數(shù)據(jù)或指令，或向外部存儲(chǔ)器寫入數(shù)據(jù)。時(shí)鐘源22在其輸出端42提供一種具有較高重復(fù)頻率的脈沖序列作為時(shí)鐘輸出，由此可導(dǎo)出外部存儲(chǔ)器存取速率。外部存儲(chǔ)器的存取速率是從分頻器34的輸出端44得到的。在圖3所示的特定系統(tǒng)中，時(shí)鐘源頻率決定了微處理器對(duì)外部存儲(chǔ)器的最大存取速率。例如，在微處理器高活動(dòng)量期間，分頻器34用因子1來除由時(shí)鐘源22提供的時(shí)鐘輸出的時(shí)鐘速率。在微處理器低活動(dòng)量期間，可降低存取速率以節(jié)約電力，分頻器可用例如因子32來除時(shí)鐘源22提供的時(shí)鐘輸出的時(shí)鐘速率。
這樣，分頻器34的輸出端44提供的時(shí)鐘信號(hào)就決定著微處理器的外部存儲(chǔ)器存取速率，同時(shí)用于處理系統(tǒng)20內(nèi)的其他定時(shí)和同步用途。由使能時(shí)間控制38建立起來的使能時(shí)間，使外部存儲(chǔ)器在每次存取期間均處于使能狀態(tài)，同時(shí)響應(yīng)中央處理單元36，使存儲(chǔ)器使能時(shí)間在適當(dāng)時(shí)間開始。
現(xiàn)在參見圖4，示出的是包括根據(jù)本發(fā)明改進(jìn)的外部存儲(chǔ)器存取控制系統(tǒng)在內(nèi)的集成電路的方框圖。圖4所示的集成電路包括很多的子元件;這些子元件的內(nèi)部連接和內(nèi)部操作都已詳細(xì)地在有關(guān)的申請(qǐng)中說明并合并于此。就本發(fā)明而言，具有重要意義的元件是微控制器72和時(shí)鐘發(fā)生器74。
微控制器72通常是如上所述的8051類型的微控制器。在經(jīng)過測(cè)試具有極好結(jié)果的本發(fā)明實(shí)際構(gòu)成的實(shí)施例中，微控制器72實(shí)際上是能夠提供AMD80C51系列產(chǎn)品中80C32T2器件功能的8位微控制器。有關(guān)該具體產(chǎn)品的細(xì)節(jié)對(duì)于本領(lǐng)域的技術(shù)人員是眾所周知的，也是容易得到的。
時(shí)鐘發(fā)生器74在圖4所示的集成電路中，包括一晶體振蕩器、一電力模式控制、一模塊使能控制、和一個(gè)時(shí)鐘分頻器。在實(shí)際構(gòu)成的本發(fā)明實(shí)施例中，該微控制器時(shí)鐘具有輸入是18.432MHz的可編程分頻器?？删幊趟俾士沙?、4、8、16、32、64、128和256。有關(guān)該時(shí)鐘的其他細(xì)節(jié)，與本發(fā)明并不特別相關(guān)的細(xì)節(jié)在各種有關(guān)申請(qǐng)中提及。
根據(jù)本發(fā)明的說明，外部存儲(chǔ)器使能時(shí)間控制信號(hào)的工作周期可以根據(jù)選定的時(shí)鐘速度而改變，藉此提供對(duì)單位時(shí)間內(nèi)外部存儲(chǔ)器存取次數(shù)獨(dú)立的外部存儲(chǔ)器使能時(shí)間。從而可降低處理器的功率消耗，這是積極的進(jìn)展。特別對(duì)于8051或類似微控制器。根據(jù)本發(fā)明的說明，PSEN＊信號(hào)可以根據(jù)80C321微控制器72的頻率作成例如2或3個(gè)振蕩器。并且，這一工作周期還可根據(jù)微控制器已編程的頻率自動(dòng)地調(diào)整。
圖4所示的集成電路典型地適合于本發(fā)明實(shí)施例在此的應(yīng)用，這是因?yàn)闀r(shí)鐘發(fā)生器74的存在和運(yùn)行，使它具有容易編程的時(shí)鐘速度。根據(jù)可以方便地監(jiān)視的時(shí)鐘發(fā)生器的編程時(shí)鐘速度，可以自動(dòng)選擇適當(dāng)?shù)腜SEN＊工作周期，以達(dá)到所述的節(jié)省功率消耗的效果。熟悉本領(lǐng)域的技術(shù)人員應(yīng)該理解，8051本來并不具有可編程時(shí)鐘速度，但也該理解為了本發(fā)明目的對(duì)于這種微控制器增加這一技術(shù)特征是極為方便和有效的。圖4只不過示出了如何可以做到的一個(gè)實(shí)例。
本發(fā)明因而提供一種用在處理系統(tǒng)中的新的、改進(jìn)的外部存儲(chǔ)器存取控制，它不僅在微處理器低活動(dòng)量期間使得外部存儲(chǔ)器存取速率下降以降低該處理系統(tǒng)的功率消耗，而且在外部存儲(chǔ)器存取速率下降的那些時(shí)間里還能縮短每次存儲(chǔ)器存取時(shí)間外部存儲(chǔ)器的使能時(shí)間。這對(duì)于降低處理系統(tǒng)的功率消耗作出了進(jìn)一步的貢獻(xiàn)，當(dāng)處理系統(tǒng)由消耗性電源例如電池供電時(shí)其意義極為重大。根據(jù)這里所述的較佳實(shí)施例，最好能夠依據(jù)選定的可編程時(shí)鐘速度改變PSEN＊信號(hào)的工作周期。
顯然，按照上述說明可以有多種改動(dòng)和變形。因而，在所附的權(quán)利要求書范圍內(nèi)，本發(fā)明也可以以不同于這里具體說明的方式來實(shí)現(xiàn)。
權(quán)利要求
1.一種改進(jìn)的外部存儲(chǔ)器存取控制系統(tǒng)其特征在于，用在其處理器對(duì)外部存儲(chǔ)器存取數(shù)據(jù)和/或指令的這類處理系統(tǒng)中，提供獨(dú)立于單位時(shí)間內(nèi)外部存儲(chǔ)器的存取次數(shù)的外部存儲(chǔ)器使能時(shí)間，以降低所述處理器的功率消耗，所述控制系統(tǒng)包括可選擇可編程時(shí)鐘裝置，在確定所述單位時(shí)間外部存儲(chǔ)器的存取次數(shù)的至少兩種速度中，用來提供其中一種速度的時(shí)鐘信號(hào)；和使能時(shí)間控制裝置，與所述時(shí)鐘裝置相連，設(shè)計(jì)為向所述外部存儲(chǔ)器提供外部存儲(chǔ)器使能時(shí)間控制信號(hào)，以建立起獨(dú)立于所述單位時(shí)間外部存儲(chǔ)器存取次數(shù)的外部存儲(chǔ)器使能時(shí)間，所述使能時(shí)間控制裝置包括能根據(jù)所選定的時(shí)鐘速度改變外部存儲(chǔ)器使能時(shí)間控制信號(hào)工作周期的裝置。
2.如權(quán)利要求1所述的控制系統(tǒng)，其特征在于，所述可選擇可編程時(shí)鐘裝置包括以某一時(shí)鐘速度產(chǎn)生定時(shí)信號(hào)的時(shí)鐘，所述可選擇可編程時(shí)鐘裝置還包括改變所述時(shí)鐘速度的裝置。
3.如權(quán)利要求2所述的控制系統(tǒng)其特征在于，所述使能時(shí)間控制裝置包括監(jiān)視所述時(shí)鐘速度的裝置，該監(jiān)視裝置產(chǎn)生一輸出，所述使能時(shí)間控制裝置還包括向所述外部存儲(chǔ)器提供基于所述監(jiān)視裝置所述輸出的外部存儲(chǔ)器使能時(shí)間控制信號(hào)的裝置。
4.如權(quán)利要求1所述的控制系統(tǒng)其特征在于，所述處理系統(tǒng)包括一微控制器，所述外部存儲(chǔ)器使能時(shí)間控制信號(hào)包括其工作周期可以變化的程序存儲(chǔ)使能信號(hào)。
5.一種改進(jìn)的外部存儲(chǔ)器存取控制方法其特征在于，用在其處理器對(duì)外部存儲(chǔ)器存取數(shù)據(jù)和/或指令這類處理系統(tǒng)中，提供獨(dú)立于單位時(shí)間內(nèi)外部存儲(chǔ)器存取次數(shù)的外部存儲(chǔ)器使能時(shí)間，以降低所述處理器的功率消耗，所述方法包括以下步驟在確定所述單位時(shí)間內(nèi)外部存儲(chǔ)器的存取次數(shù)的至少兩種速度中，提供其中一種速度的時(shí)鐘信號(hào);和向所述外部存儲(chǔ)器提供外部存儲(chǔ)器使能時(shí)間控制信號(hào)，以建立起獨(dú)立于所述單位時(shí)間內(nèi)外部存儲(chǔ)器存取次數(shù)的外部存儲(chǔ)器使能時(shí)間，此項(xiàng)措施是通過根據(jù)選定的時(shí)鐘速度改變外部存儲(chǔ)器使能時(shí)間控制信號(hào)的工作周期而達(dá)到的。
6.如權(quán)利要求5所述的方法其特征在于所述至少兩種速度中提供其中一種速度的時(shí)鐘信號(hào)的步驟，包括以某一時(shí)鐘速度產(chǎn)生定時(shí)信號(hào)并改變所述時(shí)鐘速度的步驟。
7.如權(quán)利要求6所述的方法其特征在于向所述外部存儲(chǔ)器提供外部存儲(chǔ)器使能時(shí)間控制信號(hào)的步驟包括監(jiān)視所述時(shí)鐘速度的步驟，該步驟產(chǎn)生一輸出，向所述外部存儲(chǔ)器提供外部存儲(chǔ)器使能時(shí)間控制信號(hào)的所述步驟，還包括向所述外部存儲(chǔ)器提供基于所述監(jiān)視裝置所述輸出的外部存儲(chǔ)器使能時(shí)間控制信號(hào)的步驟。
8.如權(quán)利要求5所述的方法其特征在于所述處理系統(tǒng)包括一微控制器，所述外部存儲(chǔ)器使能時(shí)間控制信號(hào)包括其工作周期可以變化的程序存儲(chǔ)使能信號(hào)。
全文摘要
其處理器對(duì)外部存儲(chǔ)器存取數(shù)據(jù)和/或指令的這類處理系統(tǒng)，包括提供獨(dú)立于單位時(shí)間內(nèi)外部存儲(chǔ)器存取次數(shù)的外部存儲(chǔ)器使能時(shí)間的改進(jìn)的外部存儲(chǔ)器存取控制系統(tǒng)，以降低處理系統(tǒng)的功率消耗。該控制系統(tǒng)包括在確定外部存儲(chǔ)器存取速率的至少兩種速度中提供其中一種速度的時(shí)鐘信號(hào)的可選擇可編程時(shí)鐘。該控制系統(tǒng)還包括與該可選擇可編程時(shí)鐘相連的使能時(shí)間控制結(jié)構(gòu)。
文檔編號(hào)G06F1/32GK1081777SQ9310900
公開日1994年2月9日 申請(qǐng)日期1993年7月20日 優(yōu)先權(quán)日1992年7月21日
發(fā)明者戴爾E·古利克, J·包爾斯 申請(qǐng)人:先進(jìn)顯微設(shè)備股份有限公司