本發(fā)明涉及高速串行總線，特別涉及一種用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法。

背景技術(shù)：

1、mipi?d-phy是一種數(shù)字串行接口協(xié)議，主要用于處理高速數(shù)據(jù)傳輸和控制信號；支持將數(shù)據(jù)分配到多條數(shù)據(jù)通道同時傳輸，如圖1所示。

2、mipi?d-phy與上層之間的標(biāo)準(zhǔn)接口ppi如圖2。由于mipi?d-phy是每條數(shù)據(jù)通道獨立存在并工作的，每個txreadyhs信號置1的時間會有差異，這意味著上層輸出每條lane的數(shù)據(jù)時不能完全同步。但是上層對每條數(shù)據(jù)通道的數(shù)據(jù)是同時處理的，于是就需要一種方法可以兼顧數(shù)據(jù)的同時輸入和分別輸出。

技術(shù)實現(xiàn)思路

1、本發(fā)明的目的在于提供一種用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，以解決背景技術(shù)中的問題。

2、為解決上述技術(shù)問題，本發(fā)明提供了一種用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，包括：

3、在mipi?d-phy的每條通道發(fā)送端ppi之前放置一個fifo，并分別用d-phy?ppi發(fā)送的txreadyhs信號作為讀fifo的條件，其中ppi是d-phy協(xié)議中規(guī)定的d-phy與上層協(xié)議層之間的信號界面。

4、在一種實施方式中，當(dāng)所有的fifo都不滿前一級電路時，將新的一組數(shù)據(jù)同時寫入fifo。

5、在一種實施方式中，所述mipi?d-phy中每條通道的數(shù)據(jù)同時到來，但每條通道分別輸出數(shù)據(jù)，時間上互不干擾。

6、在一種實施方式中，所述fifo的深度由mipi?d-phy的發(fā)送端每條lane的txreadyhs信號延時的最大差異決定，每個fifo的深度相同，位寬相同。

7、在一種實施方式中，所述方法適用于除mipi?d-phy發(fā)送端外的其它任何各個數(shù)據(jù)流之間存在延時差異的發(fā)送端。

8、本發(fā)明提供的一種用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，在每條數(shù)據(jù)通道發(fā)送端ppi之前放置一個fifo，并分別用txreadyhs信號作為讀fifo的條件；當(dāng)所有的fifo都不滿時，前一級電路才可以將新的一組數(shù)據(jù)同時寫入fifo，使得dphy上層電路同時處理各數(shù)據(jù)通道數(shù)據(jù)，電路簡單，使用方便。本發(fā)明能夠有效解決mipi?d-phy接口在數(shù)據(jù)傳輸中存在的延遲問題，提高了其可靠性和穩(wěn)定性，具有較大的市場潛力和應(yīng)用價值。

技術(shù)特征：

1.一種用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，其特征在于，包括：

2.如權(quán)利要求1所述的用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，其特征在于，當(dāng)所有的fifo都不滿前一級電路時，將新的一組數(shù)據(jù)同時寫入fifo。

3.如權(quán)利要求1所述的用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，其特征在于，所述mipi?d-phy中每條通道的數(shù)據(jù)同時到來，但每條通道分別輸出數(shù)據(jù)，時間上互不干擾。

4.如權(quán)利要求1所述的用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，其特征在于，所述fifo的深度由d-phy的發(fā)送端每條通道的txreadyhs信號延時的最大差異決定，每個fifo的深度相同，位寬相同。

5.如權(quán)利要求1所述的用于處理mipi?d-phy發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，其特征在于，所述方法適用于除mipi?d-phy發(fā)送端外的其它任何各個數(shù)據(jù)流之間存在延時差異的發(fā)送端。

技術(shù)總結(jié)
本發(fā)明公開一種用于處理MIPI?D?PHY發(fā)送端發(fā)送數(shù)據(jù)延時差異的方法，屬于高速串行總線領(lǐng)域，在每條數(shù)據(jù)通道發(fā)送端PPI之前放置一個FIFO，并分別用TxReadyHS信號作為讀FIFO的條件；當(dāng)所有的FIFO都不滿前一級電路時才可以將新的一組數(shù)據(jù)同時寫入FIFO，使得D?PHY上層電路同時處理各數(shù)據(jù)通道數(shù)據(jù)，電路簡單，使用方便。本發(fā)明能夠有效解決MIPI?D?PHY接口在數(shù)據(jù)傳輸中存在的延遲問題，提高了其可靠性和穩(wěn)定性，具有較大的市場潛力和應(yīng)用價值。

技術(shù)研發(fā)人員：趙博雅,徐植
受保護的技術(shù)使用者：上海芯熾科技集團有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9