本申請(qǐng)涉及集成電路設(shè)計(jì)自動(dòng)化(electronics?design?automation，eda)，具體涉及一種面向面對(duì)面鍵合異質(zhì)集成電路布局方法、系統(tǒng)、設(shè)備及介質(zhì)。

背景技術(shù)：

1、三維集成電路(3d?ic)是指將多個(gè)芯片通過(guò)垂直堆疊的方式集成在一起，形成一個(gè)具有更高性能、更低功耗和更小尺寸的系統(tǒng)。3d?ic的出現(xiàn)，為突破摩爾定律極限、延續(xù)半導(dǎo)體行業(yè)發(fā)展提供了新的思路。通過(guò)3d技術(shù)可以異質(zhì)集成，以平衡性能與成本的問(wèn)題。比如頂層裸片采用最新節(jié)點(diǎn)的工藝實(shí)現(xiàn)邏輯電路，以提高性能；底層裸片采用上一代節(jié)點(diǎn)工藝去實(shí)現(xiàn)存儲(chǔ)器或模擬電路，以降低成本。隨著混合鍵合技術(shù)的發(fā)展，通過(guò)面對(duì)面堆疊的方式能夠以更高密度連接異質(zhì)的上下裸片，這成為了三維集成電路的一個(gè)重要發(fā)展方向，亟需針對(duì)性的布局算法支持。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，本說(shuō)明書(shū)實(shí)施例提供一種面向面對(duì)面鍵合異質(zhì)集成電路布局方法、系統(tǒng)、設(shè)備及介質(zhì)，針對(duì)給定兩種不同工藝的裸片，與劃分到裸片的網(wǎng)表，分配單元在所屬裸片上的位置與跨裸片線網(wǎng)所需的面對(duì)面鍵合的位置，使得在滿足單元間無(wú)互相重疊，且鍵合間間距約束條件下，最小化網(wǎng)表中連接線網(wǎng)的總半周線長(zhǎng)，減少互連延時(shí)損失，提升集成電路物理實(shí)現(xiàn)后的性能。

2、本說(shuō)明書(shū)實(shí)施例提供以下技術(shù)方案：

3、本說(shuō)明書(shū)實(shí)施例提供一種面對(duì)面鍵合異質(zhì)集成電路布局方法，包括：

4、基于多層裸片的連接網(wǎng)表、裸片布圖規(guī)則和單元健合工藝庫(kù)，利用向量化的解析布局器對(duì)各層裸片內(nèi)的標(biāo)準(zhǔn)單元進(jìn)行布局位置迭代，其中在迭代間調(diào)整布局器中不同層裸片的密度與線長(zhǎng)參數(shù)，直到迭代數(shù)達(dá)到上限或面積重疊率小于給定閾值，得到每層裸片中標(biāo)準(zhǔn)單元與面對(duì)面鍵合位置的一個(gè)初始解；

5、使用abacus算法解開(kāi)初始解中存在的單元重疊，其中讓標(biāo)準(zhǔn)單元吸附到行上，得到標(biāo)準(zhǔn)單元的合法化結(jié)果；

6、基于標(biāo)準(zhǔn)單元的合法化結(jié)果，確定面對(duì)面鍵合位置的最優(yōu)區(qū)域，使用abacus算法使得鍵合間間距滿足間距約束要求，得到標(biāo)準(zhǔn)單元合法化與面對(duì)面鍵合位置之間的優(yōu)化結(jié)果；

7、基于優(yōu)化結(jié)果，通過(guò)遍歷對(duì)大小相同的單元格進(jìn)行全局交換，并在相鄰行中進(jìn)行局部交換以及在行內(nèi)進(jìn)行位置匹配的位置微調(diào)，直到迭代次數(shù)達(dá)到上限或者線長(zhǎng)優(yōu)化量不足，得到標(biāo)準(zhǔn)單元的詳細(xì)布局；

8、基于標(biāo)準(zhǔn)單元的詳細(xì)布局得到每層裸片內(nèi)標(biāo)準(zhǔn)單元與面對(duì)面健合水平位置的分配結(jié)果。

9、優(yōu)選地，在利用向量化的解析布局器對(duì)各層裸片內(nèi)的標(biāo)準(zhǔn)單元進(jìn)行布局位置迭代中，目標(biāo)函數(shù)建模為帶有密度約束的半周線長(zhǎng)最小化優(yōu)化問(wèn)題，其中目標(biāo)函數(shù)為：

10、

11、其中，e為網(wǎng)表e中的線網(wǎng)；為線網(wǎng)e中單元vi的相應(yīng)引腳位置信息，引腳相對(duì)位置等效為鍵合尺寸信息的中心點(diǎn)；

12、以及，約束將作為受密度權(quán)重λ控制的懲罰項(xiàng)放松到目標(biāo)函數(shù)中：

13、

14、為線網(wǎng)e連接涉及單元的平滑化線長(zhǎng)，為密度懲罰項(xiàng)構(gòu)建的目標(biāo)函數(shù)；二維項(xiàng)和以匹配在z軸上堆疊的獨(dú)立布局層數(shù)量進(jìn)行矢量化；

15、

16、其中，表示線長(zhǎng)權(quán)重參數(shù)的歸一化；密度懲罰因子中的元素，λbottom為下層裸片的密度權(quán)重，λtop為上層裸片的密度權(quán)重，λinter為健合間的密度權(quán)重。

17、優(yōu)選地，鍵合單元vi尺寸等效為參與密度項(xiàng)迭代計(jì)算，其中為鍵合單元vi的長(zhǎng)和寬的原尺寸信息，dinter為鍵合間最小間距約束。

18、優(yōu)選地，在全局布局計(jì)算時(shí)，鍵合建模的左下角坐標(biāo)帶有的偏移量；以及，在全局布局計(jì)算完成后，鍵合建模還原至原始尺寸，坐標(biāo)位置信息偏移量一起做相應(yīng)還原。

19、優(yōu)選地，在確定面對(duì)面鍵合位置的最優(yōu)區(qū)域中，分別將上層與下層包圍盒的同方向邊界坐標(biāo)排序，并去除最大與最小值后由邊界坐標(biāo)得到的包圍區(qū)域作為最優(yōu)區(qū)域。

20、優(yōu)選地，在得到最優(yōu)區(qū)域后，首先將鍵合移動(dòng)至最優(yōu)區(qū)域中心點(diǎn)，然后使用基于行的abacus算法解開(kāi)鍵合間位置或間距重疊。

21、優(yōu)選地，當(dāng)多個(gè)健合爭(zhēng)搶同一塊最優(yōu)區(qū)域時(shí)，將不在最優(yōu)區(qū)域的鍵合移至最優(yōu)區(qū)域中心，其余鍵合保持原位。

22、與現(xiàn)有技術(shù)相比，本說(shuō)明書(shū)實(shí)施例采用的上述至少一個(gè)技術(shù)方案能夠達(dá)到的有益效果至少包括：

23、(1)通過(guò)向量化解析布局，實(shí)現(xiàn)多層單元布局解同步迭代。相較商業(yè)工具鎖死鍵合層線網(wǎng)分配，將裸片層內(nèi)布局建模為互相獨(dú)立的問(wèn)題，本申請(qǐng)解的空間更為寬廣，解的優(yōu)化過(guò)程更為連續(xù)可控；

24、(2)通過(guò)獨(dú)立控制每一布局層中的權(quán)重自適應(yīng)更新，拓展前述學(xué)界工具默認(rèn)裸片工藝行高相同的場(chǎng)景，以支持異種工藝行高的裸片；

25、(3)通過(guò)在全局布局中，引入鍵合層鍵合建模以和裸片中標(biāo)準(zhǔn)單元同步移動(dòng)，使得在最優(yōu)化跨裸片線網(wǎng)的同時(shí)，滿足鍵合間最小間距約束；

26、(4)使用基于行對(duì)齊的abacus來(lái)合法化面對(duì)面鍵合滿足間距約束，相較傳統(tǒng)的矩陣式排布，鍵合位置自由度更高，對(duì)推離最優(yōu)區(qū)域的位移影響更小。

技術(shù)特征：

1.一種面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，在利用向量化的解析布局器對(duì)各層裸片內(nèi)的標(biāo)準(zhǔn)單元進(jìn)行布局位置迭代中，目標(biāo)函數(shù)建模為帶有密度約束的半周線長(zhǎng)最小化優(yōu)化問(wèn)題，其中目標(biāo)函數(shù)為：

3.根據(jù)權(quán)利要求2所述的面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，鍵合單元vi尺寸等效為參與密度項(xiàng)迭代計(jì)算，其中為鍵合單元vi的長(zhǎng)和寬的原尺寸信息，dinter為鍵合間最小間距約束。

4.根據(jù)權(quán)利要求3所述的面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，在全局布局計(jì)算時(shí)，鍵合建模的左下角坐標(biāo)帶有的偏移量；以及，在全局布局計(jì)算完成后，鍵合建模還原至原始尺寸，坐標(biāo)位置信息偏移量一起做相應(yīng)還原。

5.根據(jù)權(quán)利要求1所述的面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，在確定面對(duì)面鍵合位置的最優(yōu)區(qū)域中，分別將上層與下層包圍盒的同方向邊界坐標(biāo)排序，并去除最大與最小值后由邊界坐標(biāo)得到的包圍區(qū)域作為最優(yōu)區(qū)域。

6.根據(jù)權(quán)利要求5所述的面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，在得到最優(yōu)區(qū)域后，首先將鍵合移動(dòng)至最優(yōu)區(qū)域中心點(diǎn)，然后使用基于行的abacus算法解開(kāi)鍵合間位置或間距重疊。

7.根據(jù)權(quán)利要求6所述的面對(duì)面鍵合異質(zhì)集成電路布局方法，其特征在于，當(dāng)多個(gè)健合爭(zhēng)搶同一塊最優(yōu)區(qū)域時(shí)，將不在最優(yōu)區(qū)域的鍵合移至最優(yōu)區(qū)域中心，其余鍵合保持原位。

8.一種面對(duì)面鍵合異質(zhì)集成電路布局系統(tǒng)，其特征在于，包括：

9.一種電子設(shè)備，其特征在于，包括：

10.一種計(jì)算機(jī)存儲(chǔ)介質(zhì)，其特征在于，所述計(jì)算機(jī)存儲(chǔ)介質(zhì)存儲(chǔ)有計(jì)算機(jī)可執(zhí)行指令，所述計(jì)算機(jī)可執(zhí)行指令被處理器執(zhí)行時(shí)執(zhí)行：如權(quán)利要求1-7中任一項(xiàng)所述的面對(duì)面鍵合異質(zhì)集成電路布局方法。

技術(shù)總結(jié)
本申請(qǐng)?zhí)峁┮环N面對(duì)面鍵合異質(zhì)集成電路布局方法、系統(tǒng)、設(shè)備及介質(zhì)，應(yīng)用于集成電路設(shè)計(jì)自動(dòng)化(EDA)技術(shù)領(lǐng)域，其中針對(duì)給定兩種不同工藝的裸片進(jìn)行異質(zhì)的三維集成電路布局中，先基于多層裸片的連接網(wǎng)表、裸片布圖規(guī)則和單元健合工藝庫(kù)，利用向量化的解析布局器對(duì)各層裸片內(nèi)的標(biāo)準(zhǔn)單元進(jìn)行布局位置迭代，分配單元在所屬裸片上的位置與跨裸片線網(wǎng)所需的面對(duì)面鍵合的位置之間的初始解，然后對(duì)每層裸片單元合法化得到健合位置的最優(yōu)區(qū)域，并遍歷所有單元及健合位置后得到最終分配結(jié)果。

技術(shù)研發(fā)人員：鄒鵬,童星雨,魏民,蔡志杰
受保護(hù)的技術(shù)使用者：上海立芯軟件科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/9