一種單個邏輯芯片內多通道同步及通道偏移可控電路的制作方法
【專利摘要】本發(fā)明提供一種多通道同步及通道偏移可控機制的電路，包括主機接口模塊、DMA模塊、發(fā)送接收配置表DPRAM模塊、數(shù)據(jù)DPRAM模塊、AS5643協(xié)議處理模塊、和全局控制模塊。通過3組配置表DPRAM，數(shù)據(jù)DPRAM，以及AS5643協(xié)議處理模塊實現(xiàn)3個AS5643節(jié)點功能，然后由全局寄存器統(tǒng)一調度啟動發(fā)送，從而達到3節(jié)點的同步控制，實現(xiàn)一種多通道同步及通道偏移可控機制的電路，用以AS5643協(xié)議節(jié)點通信。
【專利說明】一種單個邏輯芯片內多通道同步及通道偏移可控電路

【技術領域】
[0001]本發(fā)明屬于計算機應用【技術領域】，尤其涉及一種AS5643協(xié)議節(jié)點機通信。

【背景技術】
[0002]AS5643協(xié)議是1394總線網(wǎng)絡的核心和基礎，因此AS5643協(xié)議節(jié)點間的通信非常重要。隨著航空電子設備的不斷發(fā)展，1394總線網(wǎng)絡的外掛設備越來越多，功能也越來越復雜，對于數(shù)據(jù)傳輸帶寬、確定性、實時性等性能要求等也越來越高。
[0003]目前采用的電路多為一個芯片內只包含一個1394節(jié)點，多通道間沒有同步關系，由于多通道間沒有同步關系，多通道共同工作的確定性和實時性無法保證，較難滿足日益提升的綜合性能要求，因此，亟需提供一種一個芯片內多通道同步及通道偏移可控制的電路。


【發(fā)明內容】

[0004]為了解決【背景技術】中存在的問題，本發(fā)明提供一種單個邏輯芯片內多通道同步及通道偏移可控電路，該電路使得多通道的STOF偏移同步并且可控，對于多通道的數(shù)據(jù)傳輸帶寬、確定性、實時性等有了提高。
[0005]本發(fā)明的解決方案是:
[0006]該單個邏輯芯片內多通道同步及通道偏移可控電路包括依次連接的事務層、鏈路層和物理層，事務層與主機總線連接，物理層與1394總線連接，事務層通過主機總線與主機連接；所述事務層包括主機接口、DMA模塊、全局控制模塊、一組發(fā)送接收配置表DPRAM模塊、一組數(shù)據(jù)DPRAM模塊和一組AS5643協(xié)議處理模塊；所述全局控制模塊與主機接口、發(fā)送接收配置表DPRAM模塊和AS5643協(xié)議處理模塊連接，AS5643協(xié)議處理模塊還與數(shù)據(jù)DPRAM模塊和發(fā)送接收配置表DPRAM模塊連接，發(fā)送接收配置表DPRAM模塊和主機接口連接，數(shù)據(jù)DPRAM模塊還分別與DMA模塊、主機接口和AS5643協(xié)議處理模塊連接；所述事務層與主機總線連接具體是事務層的主機接口與主機總線連接，AS5643協(xié)議處理模塊與鏈路層連接；所述一組發(fā)送接收配置表DPRAM模塊、一組數(shù)據(jù)DPRAM模塊和一組AS5643協(xié)議處理模塊包含的元件數(shù)量相同，且連接關系一一對應。
[0007]上述主機接口采用標準的PCI總線接口，主機接口用于填寫發(fā)送接收配置表DPRAM模塊內容以及對內部全局控制模塊和AS5643協(xié)議處理模塊進行讀寫操作和中斷，DMA模塊負責主機主存與數(shù)據(jù)DPRAM模塊之間的數(shù)據(jù)搬運。
[0008]上述各組模塊均包含三個元件。
[0009]本發(fā)明的優(yōu)點是:
[0010]本發(fā)明提供一種多通道同步及通道偏移可控機制的電路，用以AS5643協(xié)議節(jié)點通信，使得多通道的STOF偏移同步并且可控。對于多通道的數(shù)據(jù)傳輸帶寬、確定性、實時性等有了提尚。

【專利附圖】

【附圖說明】
[0011]圖1為本發(fā)明的邏輯系統(tǒng)架構圖；
[0012]圖2為單節(jié)點的發(fā)送框架圖。

【具體實施方式】
[0013]下面結合附圖和具體實施例，對本發(fā)明的技術方案進行清楚、完整地表述。顯然，所表述的實施例僅是本發(fā)明一部分實施例，而不是全部的實施例，基于本發(fā)明中的實施例，本領域技術人員在沒有做出創(chuàng)造性勞動前提所獲得的所有其他實施例，都屬于本發(fā)明的保護范圍。
[0014]如圖1所示，本實施例提供了一種多通道同步及通道偏移可控機制的電路，其主要包括以下模塊:
[0015]主機接口:主機接口采用標準的PCI總線接口，符合PCIv2.2電氣規(guī)范，不支持熱插拔，PCI從接口模塊作為總線的從設備進行工作。PCI主機接口主要負責填寫配置表DPRAM以及對內部寄存器進行讀寫操作和中斷。接口信號主要有控制線、地址線、數(shù)據(jù)線。DMA模塊主要負責主機主存與數(shù)據(jù)DPRAM之間的數(shù)據(jù)搬運。
[0016]發(fā)送接收配置表DPRAM:發(fā)送接收配置表DPRAM主要是用做存儲器總線發(fā)送接收配置表，AS5643協(xié)議處理模塊對其只讀，主機對其可進行讀寫操作。配置表內容由PCI主機從接口模塊在初始化階段填寫。
[0017]以下對各個模塊進行詳述:
[0018]主機接口模塊:采用標準的PCI總線接口，PCI從接口模塊作為總線的從設備進行工作。PCI主機接口主要負責填寫FPGA內部配置表內容以及對內部寄存器進行讀寫操作和中斷。DMA模塊負責主機主存與數(shù)據(jù)DPRAM之間的數(shù)據(jù)搬運。
[0019]發(fā)送接收配置表DPRAM模塊:發(fā)送接收配置表DPRAM主要是用做存儲器總線發(fā)送接收配置表。配置表內容由PCI主機從接口模塊在初始化階段填寫。
[0020]數(shù)據(jù)DPRAM模塊:數(shù)據(jù)DPRAM用做存儲發(fā)送接收到的消息內容，采用雙緩沖機制，避免數(shù)據(jù)讀寫沖突。主機不可直接訪問，通過DMA通道，實現(xiàn)主機與數(shù)據(jù)DPRAM的數(shù)據(jù)交換。具體是:數(shù)據(jù)DPRAM用做存儲發(fā)送接收到的消息內容，發(fā)送接收每個發(fā)送或接收緩沖區(qū)大小按照消息條數(shù)固定劃分，其中一半用作緩沖區(qū)0，一半用作緩沖區(qū)I。每條發(fā)送或接收消息占用固定的大小。發(fā)送時，由上層軟件決定消息存儲在緩沖區(qū)O或者緩沖區(qū)I ;接收時，上層軟件按照DMA接收消息緩沖區(qū)O區(qū)更新標志寄存器、DMA接收消息緩沖區(qū)I區(qū)更新標志寄存器的內容來確定消息存儲在O區(qū)還是I區(qū)。
[0021]AS5643協(xié)議處理模塊:該模塊主要實現(xiàn)AS5643協(xié)議處理功能，其包括寄存器調度模塊、鏈路層芯片接口控制模塊及數(shù)據(jù)搬運模塊。寄存器調度模塊主要實現(xiàn)了對收發(fā)消息的調度控制，鏈路層接口模塊實現(xiàn)了主機和鏈路層接口芯片之間的通信，滿足基于IEEE-1394b的用法和需求建立的航空領域網(wǎng)絡傳輸數(shù)據(jù)總線標準SAE AS5643。邏輯并配合軟件實現(xiàn)了 AS5643總線網(wǎng)絡協(xié)議定義的異步流包，固定幀速率，STOF包帶寬預分配，縱向奇偶校驗VPC，匿名簽署消息，通道號的靜態(tài)分配等功能。
[0022]全局控制模塊:該模塊主要用于多節(jié)點共同信號的控制，如多節(jié)點中斷的狀態(tài)和使能，以及多節(jié)點發(fā)送STOF包的控制，與三個AS5643協(xié)議處理模塊相連，實現(xiàn)多通道同步及通道偏移可控機制。
[0023]上述模塊中，通過3組配置表DPRAM，數(shù)據(jù)DPRAM，以及AS5643協(xié)議處理模塊實現(xiàn)3個AS5643節(jié)點功能，然后由全局寄存器統(tǒng)一調度啟動發(fā)送，從而達到3節(jié)點的同步控制。
[0024]單節(jié)點發(fā)送流程如圖2所示:
[0025]主機通過主機接口配置發(fā)送接收DPRAM，填寫數(shù)據(jù)DPRAM，配置AS5643協(xié)議模塊的寄存器，以及全局寄存器的STOF控制寄存器啟動發(fā)送，由AS5643協(xié)議處理模塊調度搬運數(shù)據(jù)DPRAM，將數(shù)據(jù)組包通過鏈路層接口，最終發(fā)送到鏈路層。
[0026]多節(jié)點同步功能，由全局寄存器實現(xiàn)。全局寄存器同時向3個節(jié)點AS5643協(xié)議模塊輸出發(fā)送STOF請求信號，各個節(jié)點通過請求信號更新STOF時間，并且發(fā)送ST0F，達到多節(jié)點同步；多節(jié)點發(fā)送偏移控制功能，由全局寄存器內一組計時寄存器控制，用戶設定偏移時間到，STOF請求信號發(fā)出。
[0027]最后應說明的是，以上實施例僅用以說明本發(fā)明的技術方案，而非對其限制；盡管參照前述實施例對本發(fā)明進行了詳細的說明，本領域的普通技術人員應當理解；其依然可以對前述各實施例記載的技術方案進行修改，或者對其中部分技術特征進行等同替換；而這些修改或者替換，并不使相應技術方案的本質脫離本發(fā)明各實施例技術方案的精神和范圍。
【權利要求】
1.一種單個邏輯芯片內多通道同步及通道偏移可控電路，其特征在于:包括依次連接的事務層、鏈路層和物理層，事務層與主機總線連接，物理層與1394總線連接，事務層通過主機總線與主機連接；所述事務層包括主機接口、DMA模塊、全局控制模塊、一組發(fā)送接收配置表DPRAM模塊、一組數(shù)據(jù)DPRAM模塊和一組AS5643協(xié)議處理模塊；所述全局控制模塊與主機接口、發(fā)送接收配置表DPRAM模塊和AS5643協(xié)議處理模塊連接，AS5643協(xié)議處理模塊還與數(shù)據(jù)DPRAM模塊和發(fā)送接收配置表DPRAM模塊連接，發(fā)送接收配置表DPRAM模塊和主機接口連接，數(shù)據(jù)DPRAM模塊還分別與DMA模塊、主機接口和AS5643協(xié)議處理模塊連接；所述事務層與主機總線連接具體是事務層的主機接口與主機總線連接，AS5643協(xié)議處理模塊與鏈路層連接；所述一組發(fā)送接收配置表DPRAM模塊、一組數(shù)據(jù)DPRAM模塊和一組AS5643協(xié)議處理模塊包含的元件數(shù)量相同，且連接關系一一對應。
2.根據(jù)權利要求1所述的單個邏輯芯片內多通道同步及通道偏移可控電路，其特征在于:所述主機接口采用標準的PCI總線接口，主機接口用于填寫發(fā)送接收配置表DPRAM模塊內容以及對內部全局控制模塊和AS5643協(xié)議處理模塊進行讀寫操作和中斷，DMA模塊負責主機主存與數(shù)據(jù)DPRAM模塊之間的數(shù)據(jù)搬運。
3.根據(jù)權利要求1所述的單個邏輯芯片內多通道同步及通道偏移可控電路，其特征在于:所述各組模塊均包含三個元件。
【文檔編號】G06F13/28GK104461969SQ201410753384
【公開日】2015年3月25日 申請日期:2014年12月9日 優(yōu)先權日:2014年12月9日
【發(fā)明者】田澤, 牛少平, 韓一鵬, 鄭斐, 夏大鵬 申請人:中國航空工業(yè)集團公司第六三一研究所