設定諧振時鐘分布系統(tǒng)中的開關大小和轉(zhuǎn)變型式的制作方法
【專利摘要】本發(fā)明涉及設定諧振時鐘分布系統(tǒng)中的開關大小和轉(zhuǎn)變型式。具體而言，提供了回收利用時鐘分布網(wǎng)絡中的能量。一種方法包括創(chuàng)建包括時鐘網(wǎng)格的諧振鐘控電路。該方法還包括提供分布在時鐘網(wǎng)格中的多個諧振結(jié)構(gòu)。該方法還包括提供控制諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換的開關。該方法還包括通過以下步驟確定最小化諧振鐘控電路的功率消耗的開關大?。旱卦龃箝_關的大小，并且對于大小的每次迭代增大，確定諧振鐘控電路消耗的功率。
【專利說明】設定諧振時鐘分布系統(tǒng)中的開關大小和轉(zhuǎn)變型式
【技術領域】
[0001 ] 本發(fā)明涉及集成電路中的時鐘分布，更具體而言涉及降低集成電路中的時鐘分布系統(tǒng)消耗的功率。
【背景技術】
[0002]集成電路(大規(guī)模、超大規(guī)模等等，包括片上系統(tǒng)(SOC)配置)采用一個或多個主(gp，基本)時鐘信號來同步邏輯操作。時鐘分布系統(tǒng)將主時鐘信號從周期性信號的源分布到電路目的地節(jié)點。為了同步集成電路的操作，時鐘分布系統(tǒng)被設計成使得集成電路內(nèi)的每個目的地節(jié)點處的時鐘轉(zhuǎn)變(即，上升沿和/或下降沿)基本同時發(fā)生。然而，由于時鐘分布系統(tǒng)的物理特征(例如，與源的距離和組件的性能差異)，在不同節(jié)點處發(fā)生時鐘信號的差異。這些時鐘信號差異被稱為“偏差”(Skew)。如果時鐘分布系統(tǒng)的設計導致超過集成電路的設計的定時要求所允許的裕量的偏差，則集成電路可能不會如期望那樣工作。
[0003]另外，時鐘分布系統(tǒng)消耗集成電路的總系統(tǒng)功率的一大部分。諧振鐘控(resonantclocking)是通過利用包含在時鐘分布系統(tǒng)中的耦合LC (電感和電容)振蕩器電路回收利用能量來降低驅(qū)動時鐘分布系統(tǒng)所需的功率的技術。諧振鐘控系統(tǒng)的振蕩被調(diào)諧到特定的頻率。這樣，以不同頻率操作的集成電路(例如處理器)必須能夠使能和禁能諧振鐘控。

【發(fā)明內(nèi)容】

[0004]在本發(fā)明的第一方面中，有一種用于提供諧振鐘控電路的方法，包括創(chuàng)建包括時鐘網(wǎng)格的諧振鐘控電路。該方法還包括提供分布在時鐘網(wǎng)格中的多個諧振結(jié)構(gòu)。該方法還包括提供與諧振結(jié)構(gòu)相對應的開關，每個開關控制諧振結(jié)構(gòu)中的相應一個在非諧振模式和諧振模式之間切換。該方法還包括通過以下步驟確定最小化諧振鐘控電路的功率消耗的開關大小:迭代地增大開關各自的大小，并且對于大小的每次迭代增大，確定諧振鐘控電路消耗的功率。
[0005]在本發(fā)明的另一方面中，有一種用于提供諧振鐘控電路的系統(tǒng)，包括計算機設備，該計算機設備包括處理器和設計工具，被構(gòu)造并布置為對諧振鐘控電路建模，該諧振鐘控電路包括諧振結(jié)構(gòu)，諧振結(jié)構(gòu)具有相應的開關，開關控制諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換。計算機設備還被布置為在迭代地增大開關的大小的同時確定在有開關的情況下操作的諧振鐘控電路所消耗的功率。
[0006]在本發(fā)明的另一方面中，有一種用于提供諧振鐘控電路的方法，包括創(chuàng)建時鐘網(wǎng)格，該時鐘網(wǎng)格包括分布在該時鐘網(wǎng)格中的諧振結(jié)構(gòu)。該方法還包括提供可編程開關，可編程開關在非諧振模式和諧振模式之間切換諧振結(jié)構(gòu)中的相應一個，每個可編程開關可被控制為逐步地激勵諧振結(jié)構(gòu)中的相應一個。該方法還包括確定用于控制可編程開關逐步地激勵諧振結(jié)構(gòu)的轉(zhuǎn)變型式。
[0007]在本發(fā)明的另一方面中，有一種用于提供諧振鐘控電路的系統(tǒng)，包括計算機設備，該計算機設備包括處理器和設計工具，被構(gòu)造并布置為對諧振鐘控電路建模，該諧振鐘控電路包括諧振結(jié)構(gòu)，諧振結(jié)構(gòu)具有相應的開關，開關控制諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換。計算機設備還被布置為確定用于激活開關在非諧振模式和諧振模式之間逐步地切換諧振結(jié)構(gòu)的轉(zhuǎn)變型式。
[0008]在本發(fā)明的另一方面中，有一種用于提供包括諧振鐘控電路的集成電路的計算機程序產(chǎn)品，該計算機程序產(chǎn)品包括計算機可讀存儲介質(zhì)，該計算機可讀存儲介質(zhì)包含有程序代碼，該程序代碼可被計算機設備的處理器讀取和/或執(zhí)行來提供由時鐘網(wǎng)格構(gòu)成的諧振鐘控電路，時鐘網(wǎng)格包括分布在時鐘網(wǎng)格的相應區(qū)段中的諧振結(jié)構(gòu)，諧振結(jié)構(gòu)具有控制諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換的相應開關。另外，程序代碼可被計算機設備的處理器讀取和/或執(zhí)行來確定在經(jīng)由多個開關中的相應一個取消激活第一諧振結(jié)構(gòu)時諧振鐘控電路的性能參數(shù)。另外，當諧振鐘控電路的性能參數(shù)在預定的設計約束以外時，程序代碼可被計算機設備的處理器讀取和/或執(zhí)行來在與包括第一諧振結(jié)構(gòu)的第一區(qū)段相對應的修復信息記錄中存儲第一值。第一值指出為了諧振鐘控電路在諧振模式中操作，第一區(qū)段必須正常工作。另外，當諧振鐘控電路的性能參數(shù)在預定的設計約束以內(nèi)時，程序代碼可被計算機設備的處理器讀取和/或執(zhí)行來在與包括第一諧振結(jié)構(gòu)的第一區(qū)段相對應的修復信息記錄中存儲第二值。第二值指出為了諧振鐘控電路在諧振模式中操作，第一區(qū)段不是必須要正常工作。
[0009]在本發(fā)明的另一方面中，提供了一種有形地包含在機器可讀存儲介質(zhì)中的用于設計、制造或測試集成電路的設計結(jié)構(gòu)。該設計結(jié)構(gòu)包括本發(fā)明的結(jié)構(gòu)。在另外的實施例中，編碼在機器可讀數(shù)據(jù)存儲介質(zhì)上的硬件描述語言(HDL)設計結(jié)構(gòu)包括當在計算機輔助設計系統(tǒng)中被處理時生成用于回收利用時鐘分布網(wǎng)絡中的能量的電路的機器可執(zhí)行表示的元素，該電路包括本發(fā)明的結(jié)構(gòu)。在另外的實施例中，提供了計算機輔助設計系統(tǒng)中的一種方法，用于生成用于回收利用時鐘分布網(wǎng)絡中的能量的電路的功能設計模型。該方法包括生成用于回收利用時鐘分布網(wǎng)絡中的能量的電路的結(jié)構(gòu)元素的功能表示。
【專利附圖】

【附圖說明】
[0010]在接下來的詳細描述中參考提到的多幅附圖利用本發(fā)明的示范性實施例的非限制性示例來描述本發(fā)明。
[0011]圖1示出了用于實現(xiàn)根據(jù)本發(fā)明各方面的設計和步驟的例示性環(huán)境；
[0012]圖2示出了示范性時鐘分布電路的框圖；
[0013]圖3示出了根據(jù)本發(fā)明各方面的諧振鐘控電路的電路圖；
[0014]圖4A示出了根據(jù)本發(fā)明各方面的用于確定諧振結(jié)構(gòu)中的開關的大小的示范性過程的流程圖；
[0015]圖4B是圖示出根據(jù)本發(fā)明各方面的諧振結(jié)構(gòu)在諧振模式中花費的時間的比率與諧振結(jié)構(gòu)中的開關的大小之間的示范性比較的曲線圖；
[0016]圖5A示出了根據(jù)本發(fā)明各方面的用于確定非諧振鐘控與諧振鐘控之間的轉(zhuǎn)變型式的示范性過程的流程圖；
[0017]圖5B示出了根據(jù)本發(fā)明各方面的用于實現(xiàn)遞增轉(zhuǎn)變的示范性開關；
[0018]圖5C描繪了根據(jù)本發(fā)明實施例的用于實現(xiàn)遞增轉(zhuǎn)變的示范性開關器件；
[0019]圖示出了圖示根據(jù)本發(fā)明各方面的示范性轉(zhuǎn)變方案的曲線圖；[0020]圖6示出了根據(jù)本發(fā)明各方面的用于修改諧振使能開關的柵極電壓的示范性過程的流程圖；
[0021]圖7A示出了根據(jù)本發(fā)明各方面的用于選擇性地禁能諧振鐘控電路的區(qū)段的過程的流程圖；
[0022]圖7B示出了圖示根據(jù)本發(fā)明各方面的用于諧振鐘控電路的示范性修復可能性表的數(shù)據(jù)結(jié)構(gòu)；
[0023]圖8示出了根據(jù)本發(fā)明各方面的用于選擇性地調(diào)諧諧振鐘控電路的頻率的示范性過程的流程圖；并且
[0024]圖9示出了半導體設計、制造和/或測試中使用的設計過程的流程圖。
【具體實施方式】
[0025]本發(fā)明涉及集成電路中的時鐘分布，更具體而言涉及降低集成電路中的時鐘分布系統(tǒng)消耗的功率。本發(fā)明的實施例提供了一種芯片和一種自動化芯片設計過程，用于在時鐘分布系統(tǒng)中實現(xiàn)諧振鐘控。本發(fā)明的各方面提供了一種包括諧振結(jié)構(gòu)的時鐘分布系統(tǒng)，諧振結(jié)構(gòu)具有開關，開關選擇性地使能和禁能諧振結(jié)構(gòu)，從而得到兩種操作模式:諧振模式和非諧振模式。另外，本發(fā)明的各方面減小了諧振使能/禁能開關的面積和功率開銷。另夕卜，本發(fā)明的各方面確定一種轉(zhuǎn)變型式，其將時鐘分布系統(tǒng)從非諧振模式轉(zhuǎn)變到諧振模式，而對時鐘周期沒有顯著的干擾。另外，本發(fā)明的各方面修改選擇性地使能和禁能時鐘分布系統(tǒng)的諧振結(jié)構(gòu)的諧振使能/禁能開關的供給電壓以最小化諧振使能/禁能開關的面積開銷。此外，本發(fā)明的各方面使用諧振使能/禁能開關來選擇性地禁能時鐘分布系統(tǒng)中的諧振結(jié)構(gòu)，同時時鐘分布系統(tǒng)在沒有一些被禁能的諧振結(jié)構(gòu)的情況下在諧振模式中操作。
[0026]所屬【技術領域】的技術人員知道，本發(fā)明的各個方面可以實現(xiàn)為系統(tǒng)、方法或計算機程序產(chǎn)品。因此，本發(fā)明的各個方面可以具體實現(xiàn)為以下形式，即:完全的硬件實施方式、完全的軟件實施方式(包括固件、駐留軟件、微代碼等)，或硬件和軟件方面結(jié)合的實施方式，這里可以統(tǒng)稱為“電路”、“模塊”或“系統(tǒng)”。此外，在一些實施例中，本發(fā)明的各個方面還可以實現(xiàn)為在一個或多個計算機可讀介質(zhì)中的計算機程序產(chǎn)品的形式，該計算機可讀介質(zhì)中包含計算機可讀的程序代碼。
[0027]可以采用一個或多個計算機可讀介質(zhì)的任意組合。計算機可讀介質(zhì)可以是計算機可讀信號介質(zhì)或者計算機可讀存儲介質(zhì)。計算機可讀存儲介質(zhì)例如可以是一但不限于——電、磁、光、電磁、紅外線、或半導體的系統(tǒng)、裝置或器件，或者任意以上的組合。計算機可讀存儲介質(zhì)的更具體的例子(非窮舉的列表)包括:具有一個或多個導線的電連接、便攜式計算機盤、硬盤、隨機存取存儲器(RAM)、只讀存儲器(ROM)、可擦式可編程只讀存儲器(EPR0M或閃存)、光纖、便攜式緊湊盤只讀存儲器(CD-ROM)、光存儲器件、磁存儲器件、或者上述的任意合適的組合。在本文件中，計算機可讀存儲介質(zhì)可以是任何包含或存儲程序的有形介質(zhì)，該程序可以被指令執(zhí)行系統(tǒng)、裝置或者器件使用或者與其結(jié)合使用。
[0028]計算機可讀的信號介質(zhì)可以包括在基帶中或者作為載波一部分傳播的數(shù)據(jù)信號，其中承載了計算機可讀的程序代碼。這種傳播的數(shù)據(jù)信號可以采用多種形式，包括——但不限于——電磁信號、光信號或上述的任意合適的組合。計算機可讀的信號介質(zhì)還可以是計算機可讀存儲介質(zhì)以外的任何計算機可讀介質(zhì)，該計算機可讀介質(zhì)可以發(fā)送、傳播或者傳輸用于由指令執(zhí)行系統(tǒng)、裝置或者器件使用或者與其結(jié)合使用的程序。
[0029]計算機可讀介質(zhì)上包含的程序代碼可以用任何適當?shù)慕橘|(zhì)傳輸，包括一但不限于一無線、有線、光纜、RF等等，或者上述的任意合適的組合。
[0030]可以以一種或多種程序設計語言的任意組合來編寫用于執(zhí)行本發(fā)明操作的計算機程序代碼，所述程序設計語言包括面向?qū)ο蟮某绦蛟O計語言一諸如Java、Smalltalk、C++等，還包括常規(guī)的過程式程序設計語言一諸如“C”語言或類似的程序設計語言。程序代碼可以完全地在用戶計算機上執(zhí)行、部分地在用戶計算機上執(zhí)行、作為一個獨立的軟件包執(zhí)行、部分在用戶計算機上部分在遠程計算機上執(zhí)行、或者完全在遠程計算機或服務器上執(zhí)行。在涉及遠程計算機的情形中，遠程計算機可以通過任意種類的網(wǎng)絡一包括局域網(wǎng)(LAN)或廣域網(wǎng)(WAN)—連接到用戶計算機，或者，可以連接到外部計算機(例如利用因特網(wǎng)服務提供商來通過因特網(wǎng)連接)。
[0031]下面將參照根據(jù)本發(fā)明實施例的方法、裝置(系統(tǒng))和計算機程序產(chǎn)品的流程圖和/或框圖描述本發(fā)明。應當理解，流程圖和/或框圖的每個方框以及流程圖和/或框圖中各方框的組合，都可以由計算機程序指令實現(xiàn)。這些計算機程序指令可以提供給通用計算機、專用計算機或其它可編程數(shù)據(jù)處理裝置的處理器，從而生產(chǎn)出一種機器，使得這些計算機程序指令在通過計算機或其它可編程數(shù)據(jù)處理裝置的處理器執(zhí)行時，產(chǎn)生了實現(xiàn)流程圖和/或框圖中的一個或多個方框中規(guī)定的功能/動作的裝置。
[0032]也可以把這些計算機程序指令存儲在計算機可讀介質(zhì)中，這些指令使得計算機、其它可編程數(shù)據(jù)處理裝置、或其他設備以特定方式工作，從而，存儲在計算機可讀介質(zhì)中的指令就產(chǎn)生出包括實現(xiàn)流程圖和/或框圖中的一個或多個方框中規(guī)定的功能/動作的指令的制造品(article of manufacture)0
[0033]也可以把計算機程序指令加載到計算機、其他可編程數(shù)據(jù)處理裝置或其他設備上以使得一系列操作步驟在該計算機、其他可編程裝置或其他設備上被執(zhí)行來產(chǎn)生計算機實現(xiàn)的過程，使得在該計算機或其他可編程裝置上執(zhí)行的指令提供用于實現(xiàn)流程圖和/或方框圖的一個或多個方框中指定的功能/動作的過程。
[0034]圖1是用于實現(xiàn)根據(jù)本發(fā)明各方面的步驟的例示性環(huán)境10。在這種程度上，環(huán)境10包括可執(zhí)行本文描述的過程的服務器或其他計算基礎設施12。具體地，計算基礎設施12包括計算設備14。計算設備14可駐留在網(wǎng)絡基礎設施或第三方服務提供商的計算設備上(圖1中概括表示了其中任一個)。
[0035]計算設備14還包括處理器20、存儲器22A、I/0接口 24和總線26。存儲器22A可包括在程序代碼的實際執(zhí)行期間采用的本地存儲器、大容量存儲裝置以及緩存存儲器，緩存存儲器提供對至少一些程序代碼的臨時存儲以便減少在執(zhí)行期間必須從大容量存儲裝置取回代碼的次數(shù)。此外，計算設備包括隨機訪問存儲器(RAM)、只讀存儲器(ROM)和操作系統(tǒng)(0/S)。
[0036]計算設備14與外部I/O設備28和存儲系統(tǒng)22B通信。例如，I/O設備28可包括任何使得個體能夠與計算設備14交互的設備(例如，用戶界面)或者任何使得計算設備14能夠利用任何類型的通信鏈路與一個或多個其他計算設備通信的設備。外部I/O設備/資源28例如可以是手持設備、PDA、手機、鍵盤，等等。
[0037]—般地，處理器20執(zhí)行可存儲在存儲器22A和/或存儲系統(tǒng)22B中的計算機程序代碼(例如，程序控件44)。另外，根據(jù)本發(fā)明的各方面，程序控件44控制執(zhí)行根據(jù)本發(fā)明各方面的過程和步驟的一個或多個模塊，包括設計模塊105、開關大小設定模塊110、轉(zhuǎn)變型式模塊112、柵極電壓模塊114、區(qū)段禁能模塊116和頻率調(diào)諧模塊118。這些模塊可作為單獨的或組合的模塊實現(xiàn)為存儲器22A中存儲的程序控件44中的一組或多組程序代碼。此外，這些模塊可實現(xiàn)為單獨的專用處理器或者單個或若干個處理器以提供這些工具的功倉泛。
[0038]在執(zhí)行計算機程序代碼的同時，處理器20可向/從存儲器22A、存儲系統(tǒng)22B和/或I/O接口 24讀取和/或?qū)懭霐?shù)據(jù)。程序代碼執(zhí)行本發(fā)明的過程，例如設計模塊105、開關大小設定模塊110、轉(zhuǎn)變型式模塊112、柵極電壓模塊114、區(qū)段禁能模塊116和頻率調(diào)諧模塊118。另外，向/從存儲器22A、存儲系統(tǒng)22B和/或I/O接口 24讀取和/或?qū)懭氲臄?shù)據(jù)可包括IC設計120、元件定義122、開關大小設定信息124、轉(zhuǎn)變型式信息126、柵極電壓信息128、區(qū)段禁能信息130和頻率調(diào)諧信息132?？偩€26提供計算設備14中的每個組件之間的通信鏈路。
[0039]根據(jù)本發(fā)明的各方面，設計模塊105是存儲在例如存儲器22A和/或存儲系統(tǒng)22B中的計算機程序代碼，其在被處理器20執(zhí)行時使得計算設備14對IC設計120的各方面進行建模和仿真。設計模塊105可包括一個或多個軟件或硬件模塊，用于利用諸如VERIL0G或VHDL之類的硬件描述語言對IC設計進行設計、建模、仿真和驗證。例如，設計模塊105可以是讀入設計定義(例如VHDL)、物理面積約束、定時約束、功率約束、設計庫信息、合成規(guī)則和操作條件的合成/布置CAD工具。利用這些各種參數(shù)，設計模塊105可為IC設計中的元件迭代地確定布局。所確定的布局和關聯(lián)的信息可被計算設備14存儲在存儲系統(tǒng)22B中作為IC設計120。此外，基于布局信息、關于定時和功率的規(guī)則(例如，要求、約束和裕量)、元件模型和/或操作條件，設計模塊105可部分或全部地對IC設計120的操作進行建模和仿真。例如，設計模塊105可基于IC設計120的模型來仿真諧振鐘控系統(tǒng)的操作，包括其定時和功率消耗。
[0040]根據(jù)本發(fā)明的各方面，設計模塊105可與開關大小設定模塊110、轉(zhuǎn)變型式模塊112、柵極電壓模塊114、區(qū)段禁能模塊116和頻率調(diào)諧模塊118結(jié)合使用。如下文更詳細描述的，開關大小設定模塊110確定使能/禁能諧振結(jié)構(gòu)的開關的大小。轉(zhuǎn)變型式模塊112確定非諧振鐘控與諧振鐘控之間的轉(zhuǎn)變型式。柵極電壓模塊114修改諧振使能開關的柵極電壓。區(qū)段禁能模塊116選擇性地禁能時鐘分布系統(tǒng)網(wǎng)絡的區(qū)段。頻率調(diào)諧模塊118選擇性地調(diào)諧時鐘分布系統(tǒng)網(wǎng)絡的區(qū)段中的組件以實現(xiàn)期望的諧振頻率。
[0041]計算設備14可包括任何能夠執(zhí)行安裝在其上的計算機程序代碼的通用計算制品(例如，個人計算機、服務器，等等)。然而，要理解，計算設備14只是代表了可執(zhí)行本文描述的過程的各種可能的等同計算設備。在這種程度上，在實施例中，由計算設備14提供的功能可由包括通用和/或?qū)Ｓ糜布?或計算機程序代碼的任何組合的計算制品實現(xiàn)。在每個實施例中，可分別利用標準的編程和工程技術來創(chuàng)建程序代碼和硬件。
[0042]類似地，計算基礎設施12只是例示了用于實現(xiàn)本發(fā)明的各種類型的計算機基礎設施。例如，在實施例中，計算基礎設施12包括兩個或更多個計算設備(例如，服務器集群)，它們通過諸如網(wǎng)絡、共享存儲器等等之類的任何類型的通信鏈路通信以執(zhí)行本文描述的過程。另外，在執(zhí)行本文描述的過程的同時，計算基礎設施12上的一個或多個計算設備可利用任何類型的通信鏈路與計算基礎設施12外部的一個或多個其他計算設備通信。通信鏈路可包括有線和/或無線鏈路的任何組合；一種或多種類型的網(wǎng)絡(例如，因特網(wǎng)、廣域網(wǎng)、局域網(wǎng)、虛擬專用網(wǎng)，等等)的任何組合；和/或利用傳輸技術和協(xié)議的任何組合。
[0043]圖2示出了包括示范性時鐘分布系統(tǒng)205的集成電路200的圖。時鐘分布系統(tǒng)205可用于例如向集成電路200內(nèi)的器件215分布時鐘信號。時鐘分布系統(tǒng)205包括主時鐘210、緩沖器樹220、時鐘網(wǎng)格230以及邏輯時鐘緩沖器和鎖存器240。主時鐘210是生成用于集成電路的同步邏輯的周期性時鐘信號的器件，該時鐘信號通過時鐘分布系統(tǒng)205被分布到器件215。在實現(xiàn)中，主時鐘210可包括生成時鐘信號的鎖相環(huán)(即PLL)。
[0044]緩沖器樹220把由主時鐘210提供的時鐘信號分布到時鐘網(wǎng)格230。緩沖器樹220包括按層級布置的數(shù)個緩沖器(例如，重新提供動力的緩沖器)。例如，第一層級的緩沖器，例如主緩沖器222，扇出到一個或多個次級緩沖器，例如緩沖器224，然后到最終層級的葉緩沖器，例如 葉緩沖器226。葉緩沖器226向時鐘網(wǎng)格230提供時鐘信號。時鐘網(wǎng)格230的每個矩形部分形成時鐘信號的一個區(qū)段，該區(qū)段可被視為一個單元。在時鐘網(wǎng)格230的節(jié)點，例如節(jié)點235，本地時鐘緩沖器和鎖存器240從時鐘網(wǎng)格230接收時鐘信號并將時鐘信號分布到器件，例如器件215。通過此布置，時鐘分布系統(tǒng)205以最小的偏差將時鐘信號分布到集成電路的器件。
[0045]圖3示出了示范性諧振鐘控電路300的圖。諧振鐘控電路300包括時鐘分布系統(tǒng)205和諧振結(jié)構(gòu)305。如上所述，時鐘分布系統(tǒng)205包括主時鐘210、緩沖器樹(例如，包括緩沖器222、224、226的緩沖器樹220)和時鐘網(wǎng)格230的節(jié)點235。此外，諧振結(jié)構(gòu)305包括形成諧振LC電路的電容器312、314和電感器316，該諧振LC電路連接到供給電壓VDD并經(jīng)由節(jié)點235連接到圖2的時鐘網(wǎng)格230。
[0046]諧振鐘控電路300利用包括電容器312、314和電感器316的耦合LC(電感和電容)振蕩器電路提供諧振鐘控。電感器316回收利用功率來用于對集成電路200的器件215進行鐘控。為了例示起見，圖3只圖示了單個諧振結(jié)構(gòu)305。然而，時鐘網(wǎng)格230包括許多這樣的諧振結(jié)構(gòu)。在實施例中，諧振結(jié)構(gòu)305的一個或多個實例均勻分布在時鐘網(wǎng)格230的每個區(qū)段D11"?D34的各處。雖然圖3只例如示出了區(qū)段?1Ρ..?34，但應當理解，區(qū)段的數(shù)目不限于這個區(qū)段數(shù)目，而是可以包括多得多的區(qū)段。
[0047]根據(jù)本發(fā)明的各方面，諧振結(jié)構(gòu)305包括開關318。諧振使能信號320激活/取消激活開關318，開關318進而又通過包括/排除諧振所必需的LC電路的電容器312、314來使能/禁能諧振結(jié)構(gòu)305。雖然在圖3中只對于諧振結(jié)構(gòu)305示出，但應當理解，時鐘網(wǎng)格230中的每個諧振結(jié)構(gòu)可包括這種開關318來用于接收相應的諧振使能信號320，使得時鐘網(wǎng)格230的每個矩形區(qū)段包含至少一個相應的開關318?？蓮睦缣幚砥?例如處理器20)向諧振鐘控電路300中的每個諧振結(jié)構(gòu)305提供諧振使能信號320。
[0048]圖4Α是根據(jù)本發(fā)明各方面的用于確定諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)中的開關(例如開關318)的大小的示范性過程的流程圖。在諧振模式期間(即，當諧振結(jié)構(gòu)被激活時)，當開關活動時(例如由諧振使能信號320激活)，更大的開關在諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)中提供更小的電阻。更低的電阻增大諧振鐘控結(jié)構(gòu)的效率，這增大了諧振鐘控電路(例如諧振鐘控電路300)提供的功率節(jié)省。
[0049]在實現(xiàn)中，開關是一個或多個場效應晶體管(FET)。通過增大形成開關的FET的大小和/或通過并聯(lián)鏈接數(shù)個FET，可以使開關的大小更大。然而，使用更大和/或更多的FET增加了非諧振模式期間(當它們未被接通時)時鐘分布系統(tǒng)中的功率消耗，因為即使當開關未用于諧振鐘控時，連接到時鐘分布系統(tǒng)(例如時鐘分布系統(tǒng)205)的FET漏極/源極端子仍被充電。換言之，F(xiàn)ET漏極/源極端子的寄生電容汲取額外的功率。另外，更大的FET也消耗了額外的硅面積。
[0050]根據(jù)本發(fā)明的各方面，確定一個或多個諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)中的開關(例如開關218)的大小以最大化從諧振鐘控電路(諧振鐘控電路300)得到的整體功率節(jié)省。參考圖4A，在步驟405，開關大小設定模塊(例如，由計算設備14執(zhí)行的開關大小設定模塊110)確定可用于諧振結(jié)構(gòu)中的開關的最大面積開銷。最大面積開銷可基于開關所需的硅面積和將開關連接到時鐘網(wǎng)格(例如網(wǎng)格230)所需的配線資源來確定。例如，利用電子計算機輔助設計(ECAD)應用(例如設計模塊105)和集成電路的組件的模型(例如元件定義122)對集成電路設計(例如IC設計120)的元件的布局建模，可確定開關中的器件所需的集成電路芯片的硅面積和連接開關所需的配線資源。
[0051]在步驟410，開關大小設定模塊獲得開關的初始面積和非諧振功率開銷。開關大小設定模塊可從預定的設計標準(例如，IC設計120和元件定義122)和/或從來自設計工程師的輸入(例如，經(jīng)由由開關大小設定模塊110提供的計算機-用戶界面)獲得此信息。例如，初始FET電感器面積和非諧振功率開銷可以是1%硅面積和非諧振模式中的5%功率。
[0052]在步驟413，開關大小設定模塊利用越來越大的開關對集成電路(例如IC設計120)的不同版本迭代地建模。在實施例中，開關大小設定模塊可使用在集成電路的設計的預定設計裕量內(nèi)(即，在IC設計120中定義的非諧振模式中的面積閾值和功率閾值內(nèi))的更大開關。在實施例中，開關大小設定模塊自動地從預定的一組開關中選擇更大的開關?；蛘?，設計工程師可選擇更大的開關并且將這些選擇提供給開關大小設定模塊(例如，經(jīng)由由開關大小設定模塊110提供的計算機-用戶界面)。
[0053]在步驟415，對于開關大小的每次迭代，開關大小設定模塊確定諧振模式中的功率節(jié)省。例如，對于更大開關大小的每次迭代，開關大小設定模塊可以對包括諧振結(jié)構(gòu)的諧振模式中的集成電路的操作進行仿真，并且確定與步驟410的初始開關大小相比的功率節(jié)省(或損耗)。開關大小設定模塊可以記錄描述開關大小和相應功率節(jié)省的信息(例如，作為存儲系統(tǒng)22B中的開關大小信息124)。
[0054]在步驟417，開關大小設定模塊選擇在諧振模式中提供最大功率節(jié)省的一個或多個開關大小。在實施例中，開關大小設定模塊可比較在步驟415確定的每個開關的功率節(jié)省信息并且選擇如下一組開關:該組開關具有與初始選擇的開關大小相比在諧振中提供最大功率節(jié)省的大小。例如，開關大小設定模塊可選擇相對于初始開關大小被確定為消耗最少功率的一組五個開關。或者，設計工程師可審查存儲的功率節(jié)省信息并選擇提供最大功率節(jié)省的開關。對開關的選擇可被存儲來供將來參考(例如，存儲為開關大小設定信息124)。
[0055]在步驟419，開關大小設定模塊確定在非諧振模式中用于每個所選開關的功率量。例如，對于在步驟417中選擇的開關中的一些或全部，開關大小設定模塊可對集成電路的操作進行仿真并且確定在非諧振模式操作中使用的功率。為每個所選開關確定的非諧振模式功率操作可被存儲來供將來參考和分析(例如，存儲在開關大小設定信息中)。如上所述，在非諧振模式中，由于為開關中的每個FET對連接到時鐘網(wǎng)絡的FET節(jié)點充電的開銷，更大的開關消耗更多的功率。從而，在非諧振模式中可以使用在諧振模式中從更大的開關獲得的功率節(jié)省中的一些。這樣，諧振模式操作中的功率節(jié)省與非諧振模式中的功率損耗之間的平衡可基于預期特定的諧振結(jié)構(gòu)在任一模式中要操作多少時間來確定。
[0056]在步驟421，開關大小設定模塊選擇來自步驟419的在操作條件下提供最大功率節(jié)省的開關。在實現(xiàn)中，操作條件是預期集成電路在諧振模式中操作的時間百分比(例如45%)，并且開關大小設定模塊選擇具有最大化整體功率降低的大小的開關。計算設備可從預定的設計標準(例如IC設計120)和/或從來自設計工程師的輸入(例如，經(jīng)由設計模塊的計算機-用戶界面)獲得操作條件信息。預期集成電路在諧振模式中操作的時間百分比可基于在類似類型的芯片中使用的時鐘分布系統(tǒng)的歷史信息或基于使用類似類型的芯片的系統(tǒng)的預期工作負荷的歷史信息。
[0057]圖4B是根據(jù)本發(fā)明的各方面對于諧振結(jié)構(gòu)中的各種開關大小圖示出在諧振模式中花費的時間的比率(X軸)與開關中的FET的大小(y軸)之間的示范性比較的曲線圖。從圖4B可見，開關大小設定模塊可以為在諧振模式中花費更大量時間的集成電路在開關(例如開關318)中選擇更大的FET，因為更大的FET在諧振模式期間在連接到時鐘分布系統(tǒng)的LC電路中提供更小的電阻，從而提供更高效的集成電路。相反，對于在諧振模式中花費相對較少量時間的集成電路，開關大小設定模塊可選擇更小的開關，因為更小的開關在非諧振模式中具有更低的寄生電容。
[0058]圖5A是根據(jù)本發(fā)明各方面的用于確定非諧振鐘控與諧振鐘控之間的轉(zhuǎn)變型式的示范性過程的流程圖。在實施例中，逐步執(zhí)行從非諧振模式到諧振模式的轉(zhuǎn)變以確保對時鐘信號的周期的干擾最小化。在實現(xiàn)中，轉(zhuǎn)變型式是通過優(yōu)化步階的持續(xù)時間(例如縮短或增長)來確定的，這對應于在諧振和非諧振模式之間的轉(zhuǎn)變期間將諧振能量包括到時鐘分布系統(tǒng)中或從時鐘分布系統(tǒng)中去除諧振能量。
[0059]根據(jù)本發(fā)明的各方面，轉(zhuǎn)變型式由每個諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)中的開關(例如開關318)控制，其中這些開關可被控制來逐步地允許更多或更少電流。在實現(xiàn)中，開關包括并聯(lián)連接的數(shù)個FET，使得在開關內(nèi)逐步激活每個額外的FET將遞增地增大為諧振結(jié)構(gòu)饋給的FET的源極和漏極之間的總能量流動。在這種實現(xiàn)中，轉(zhuǎn)變型式中包括的轉(zhuǎn)變增量(即步階)的數(shù)目可基于諧振結(jié)構(gòu)的開關中包括的FET的數(shù)目、控制集成電路內(nèi)的每個轉(zhuǎn)變增量所需的布線資源以及每個個體轉(zhuǎn)變增量對應的整個開關大小的百分比。例如，轉(zhuǎn)變型式由利用可編程開關實現(xiàn)的從不導通狀態(tài)到完全導通狀態(tài)的逐漸轉(zhuǎn)變構(gòu)成。
[0060]參考圖5A，在步驟505，轉(zhuǎn)變型式模塊(例如，由計算設備14執(zhí)行的轉(zhuǎn)變型式模塊112)獲得包括諧振鐘控電路(例如諧振鐘控電路300)的集成電路(例如集成電路200)能夠容忍的最大周期縮短或周期增長值。在實現(xiàn)中，轉(zhuǎn)變型式模塊可從用于集成電路設計(例如IC設計120)的預定設計參數(shù)取回最大周期縮短/增長值。集成電路設計可包括定時約束，其中包括預期時鐘周期和從預期時鐘周期的允許偏離量。例如，如果預期時鐘周期是250皮秒(ps)，則時鐘周期的4%縮短對應于10ps?；蛘?，設計工程師可向轉(zhuǎn)變型式模塊提供最大周期縮短或周期增長值(例如，經(jīng)由由轉(zhuǎn)變型式模塊112提供的計算機-用戶界面)。
[0061]在步驟510，轉(zhuǎn)變型式模塊確定諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)的關斷狀態(tài)與接通狀態(tài)之間可能的轉(zhuǎn)變數(shù)目。在實現(xiàn)中，該轉(zhuǎn)變數(shù)目對應于可編程開關(例如開關318)中包括的增量(即步階)。轉(zhuǎn)變型式模塊可從描述開關的信息(例如，在步驟421確定的開關大小設定信息124)和/或從來自設計工程師的輸入(例如，經(jīng)由轉(zhuǎn)變型式模塊的計算機-用戶界面)獲得此信息。例如，開關可包括八個FET，它們可由控制器(例如處理器20)分別激活以在轉(zhuǎn)變型式中提供八個離散步階。
[0062]在步驟515，轉(zhuǎn)變型式模塊獲得可用于完成轉(zhuǎn)變型式的總轉(zhuǎn)變時間。此總轉(zhuǎn)變時間是對系統(tǒng)的約束并且是由設計工程師設定的?？傓D(zhuǎn)變時間的值可預先確定并存儲在設計規(guī)格(例如IC設計120)中。
[0063]在步驟520，轉(zhuǎn)變型式模塊確定每個轉(zhuǎn)變增量的長度。在實現(xiàn)中，轉(zhuǎn)變型式模塊通過用總轉(zhuǎn)變時間(來自步驟515)除以總轉(zhuǎn)變數(shù)目(來自步驟510)來為每個增量確定初始轉(zhuǎn)變長度。從而，在使用具有數(shù)個FET的開關的實現(xiàn)中，每個轉(zhuǎn)變增量的長度對應于開關中的FET的總數(shù)。
[0064]在步驟525，轉(zhuǎn)變型式模塊最小化轉(zhuǎn)變時間。在實施例中，轉(zhuǎn)變型式模塊通過在確保所有步階的周期縮短和增長保持在步驟505中確定的值以下的同時設定轉(zhuǎn)變型式的每個增量，來優(yōu)化轉(zhuǎn)變型式以最小化總轉(zhuǎn)變時間。每步階(向諧振模式中的轉(zhuǎn)變)的最優(yōu)寬度優(yōu)選隨著時間超線性地增長。這樣，每個相繼的增量均勻地將諧振能量引入到網(wǎng)格中，這最小化了任何一個增量中的時鐘干擾。
[0065]轉(zhuǎn)變型式模塊確定在非諧振模式與諧振模式之間(即，從諧振模式到非諧振模式，或者從非諧振模式到諧振模式)改變所需的總時間。在實施例中，轉(zhuǎn)變型式模塊使在轉(zhuǎn)變型式的步階數(shù)上轉(zhuǎn)變最大值的縮短最大化?；蛘撸D(zhuǎn)變型式模塊最小化總轉(zhuǎn)變時間和總周期縮短/增長或最大周期縮短/增長兩者。
[0066]在步驟530，轉(zhuǎn)變型式模塊記錄所確定的轉(zhuǎn)變型式。例如，轉(zhuǎn)變型式可被記錄為轉(zhuǎn)變型式信息(例如轉(zhuǎn)變型式信息126)?？梢韵蚋鶕?jù)包括諧振鐘控電路(例如諧振鐘控電路300)的設計(例如IC設計120)產(chǎn)生的集成電路(例如集成電路200)提供轉(zhuǎn)變型式信息的拷貝以用于控制諧振與非諧振模式之間的切換。例如，集成電路可以是包括存儲所確定的轉(zhuǎn)變型式信息的拷貝的非易失性存儲器的片上系統(tǒng)。
[0067]圖5B示出了根據(jù)本發(fā)明各方面的用于實現(xiàn)遞增轉(zhuǎn)變的示范性開關540。在實施例中，開關540包括一個或多個FET542。描述物理大小(即，芯片面積)、性能特性(例如源極-漏極電阻)和約束(例如電壓容差閾值)的信息可被存儲在一個或多個FET模型中(例如作為元件定義122存儲在存儲系統(tǒng)22B中)。FET542的柵極可由集成電路(例如集成電路200)中包括的控制器分別控制以根據(jù)所確定的轉(zhuǎn)變型式信息激活每個FET542。開關中包括的FET542的數(shù)目可受開關540的大小所限制，如上文聯(lián)系圖4A和4B所述。例如，圖5B中的開關具有七個FET542。開關540可用作圖3中的開關318。
[0068]圖5C描繪了根據(jù)本發(fā)明實施例的用于實現(xiàn)遞增轉(zhuǎn)變的示范性開關器件545。開關器件545包括多個步階，例如步階1410、1420、1430、1440、1450、1460。在步階1410中，反相器1413接收諧振模式(RES_M0DE)信號，并且反相器1414接收使能(EN_1)信號?；蜷T1411接收反相的諧振模式信號和反相的使能信號作為輸入并將其輸出提供到開關組件1415中的PFET的柵極。與門1412接收諧振模式信號和使能信號并將輸出提供到開關組件1415中的NFET的柵極。
[0069]如果諧振模式信號被取消斷言(低)并且使能信號EN_1被取消斷言(低)，則或門1411的輸出為高并且與門1412的輸出為低，在此情況下開關組件1415的PFET和NFET兩者都處于關斷狀態(tài)。如果諧振模式信號被取消斷言(低)并且使能信號EN_1被斷言(高)，則或門1411的輸出為高并且與門1412的輸出為低，在此情況下開關組件1415的PFET和NFET兩者都處于關斷狀態(tài)。如果諧振模式信號被斷言(高)并且使能信號EN_1被取消斷言(低)，則或門1411的輸出為高并且與門1412的輸出為低，在此情況下開關組件1415的PFET和NFET兩者都處于關斷狀態(tài)。如果諧振模式信號被斷言并且使能信號EN_1被斷言，則或門1411的輸出為低并且與門1412的輸出為高，在此情況下開關組件1415的PFET和NFET兩者都處于接通狀態(tài)。從而，當諧振模式信號被斷言并且使能信號EN_1被斷言時，開關組件1415被接通。
[0070]當步階1410接通開關組件1415時，電流經(jīng)過電感器1402 (與電感器316類似)和開關組件1415流入時鐘網(wǎng)格(例如時鐘網(wǎng)格230)中?？梢园搭愃频姆绞娇刂撇诫A1420、1430、1440、1450、1460。從而，控制邏輯(例如，來自區(qū)段禁能模塊116或區(qū)段禁能模塊116)可通過斷言使能信號ΕΝ_1，ΕΝ_2, ΕΝ_3...ΕΝ_16來遞增地接通開關器件545。開關器件545的接通因此是完全可編程的。隨著控制邏輯使能每個步階(例如，步階1410、1420、1430、1440、1450和1460)，開關器件545的導通性增大并且電阻減小。值得注意的是，步階1410、1420、1430、1440、1450和1460具有1、2、4、8、16和32的大小。例如，步階1410具有等于I的步長，步階1420具有等于2的步長，步階1430具有等于4的步長，步階1440具有等于8的步長，步階1450具有等于16的步長，并且步階1460具有等于32的步長。這些大小是示范性的，并且對于步階中的一個或多個可以使用其他大小。
[0071]圖是圖示根據(jù)本發(fā)明各方面的示范性轉(zhuǎn)變方案的曲線圖。圖示的轉(zhuǎn)變型式可表示如圖5A中所述由轉(zhuǎn)變型式模塊在步驟530記錄的那個。曲線圖的X軸表示時間。y軸表示諧振結(jié)構(gòu)的開關中被接通的FET占總數(shù)的百分比，其中“0.2”表示開關被部分接通，“I”表示開關被完全接通。圖中繪出的線550描繪了在不同時間接通的總FET的百分t匕。接通的FET的百分比對應于當開關中的FET被激活時開關的導通率。
[0072]圖5B、5C和是示范性的，而本發(fā)明的實施例不限于這些示例中例示的特定開關或轉(zhuǎn)變型式。不同的開關可添加不同量的導通率并且具有不同的轉(zhuǎn)變型式。另外，圖5A、5B、5C和描述了一種數(shù)字實施例，其中通過遞增地添加FET來增大開關攜帶的功率。然而，本發(fā)明的實施例可改為是模擬的，其中隨著時間的流逝連續(xù)地增大單個FET的柵極電壓。
[0073]圖6是根據(jù)本發(fā)明實施例的用于修改諧振使能開關的柵極電壓的示范性過程的流程圖。在集成電路面積的使用中的更高面積效率可通過在諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)中使用更小的開關(例如開關318)和高于標稱供給電壓(例如VDD)的柵極電壓來實現(xiàn)。這是可能的，因為當開關完全接通(例如FET被激活)并且其電容器(例如電容器312、314)被充電時，源極和漏極處的電壓基本上保持為開關的供給電壓的值的一半(例如VDD/2)。從而，在開關的柵極上可維持更高的電壓，而不超過開關的關于柵極到源極或柵極到漏極電勢的可靠性容差。這樣，在開關是場效應晶體管(FET)的實現(xiàn)方式中，可向FET的柵極提供大于供給電壓的電壓(即，諧振使能信號的電壓大于VDD)。向柵極施加增大的電壓進而允許了使用具有比較大的FET的電流攜帶能力的更小FET。因此，本發(fā)明的實現(xiàn)方式增大了 FET的大小，而不超過空間限制(即，芯片面積閾值)并且不超過非諧振模式中的功率閾值。
[0074]參考圖6，在步驟605，柵極電壓模塊(例如，由計算設備14執(zhí)行的柵極電壓模塊114)為諧振模式開關確定初始柵極電壓(例如VDD)。在步驟610，柵極電壓模塊為開關確定最大電壓容差。柵極電壓模塊可根據(jù)預定的設計標準(例如IC設計120)、開關的FET的預定器件信息(例如，在元件定義122中)和/或根據(jù)來自設計工程師的輸入(例如，經(jīng)由柵極電壓模塊的計算機-用戶界面)來確定此信息。例如，F(xiàn)ET柵極電壓的基于可靠性的容差(例如，關于SOI的)可被規(guī)定為Vgate - Vsource/drain。
[0075]在步驟615，柵極電壓模塊為開關選擇大于在步驟605確定的供給電壓并且小于在步驟610確定的最大電壓容差的柵極電壓。柵極電壓模塊可根據(jù)預定的設計標準(例如，存儲在元件定義122中)和/或根據(jù)來自設計工程師的輸入(例如，經(jīng)由設計模塊的計算機-用戶界面)來選擇柵極電壓。所選擇的柵極電壓值可被存儲為柵極電壓信息(例如，存儲在柵極電壓信息128中)?；谒_定的柵極電壓信息，可以修改集成電路設計(例如IC設計120)信息以向開關提供所選的電壓。在實施例中，利用電荷泵或類似的電路來提供開關的柵極處的增大的電壓。
[0076]圖7A是根據(jù)本發(fā)明各方面的用于選擇性地禁能諧振鐘控電路的區(qū)段的示范性過程的流程圖。由于制造差異和/或缺陷，集成電路中的諧振結(jié)構(gòu)中的一些可能不是像設計的那樣工作。例如，一些電容器(例如電容器312、314)可能被形成地有缺陷，結(jié)果，它們作為其一部分的諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)可能不會適當?shù)毓ぷ?。然而，因為根?jù)本發(fā)明的各方面，諧振結(jié)構(gòu)可分布在整個集成電路各處，所以集成電路包括冗余的諧振結(jié)構(gòu)。因此，失去一些個體諧振結(jié)構(gòu)是可容忍的。即使如此，負載的差異也會使整個諧振鐘控電路的一些區(qū)段比其他區(qū)段對這種缺陷更敏感。因此，在節(jié)點(例如節(jié)點235)處可發(fā)生偏差、回轉(zhuǎn)(slew)或周期壓縮并且導致諧振鐘控電路的故障。例如，本地負載的差別可使得諧振模式中的時鐘電路對于特定的電感器和電容器對的存在尤其敏感。如果諧振電路內(nèi)的這些電容器在集成電路被制造出來以后被發(fā)現(xiàn)是有缺陷的，則為了安全的操作，不應當在諧振模式中操作集成電路。
[0077]根據(jù)本發(fā)明的各方面，針對個體諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)分析時鐘分布系統(tǒng)(例如時鐘分布系統(tǒng)205)的敏感性以確定任何特定諧振結(jié)構(gòu)的失去是否會損害集成電路在諧振模式中運行的能力。如果任何這種個體諧振結(jié)構(gòu)確實存在并且隨后在硬件測試期間被發(fā)現(xiàn)有缺陷，則集成電路被識別為不能在諧振模式中運行。
[0078]參考圖7A，在步驟705，對于時鐘網(wǎng)格(例如時鐘網(wǎng)格230)的每個區(qū)段(例如，?11...?34)，區(qū)段禁能模塊(例如，由計算設備14執(zhí)行的區(qū)段禁能模塊116)取消激活該區(qū)段中的諧振電路(在每個區(qū)段有多于一個諧振電路的情況下)。例如，區(qū)段禁能模塊可控制諧振使能/禁能開關(例如開關318)以取消激活所選的諧振結(jié)構(gòu)(例如，區(qū)段Dll中的諧振結(jié)構(gòu) 305)。
[0079]在步驟708，區(qū)段禁能模塊確定當在所選區(qū)段被取消激活的情況下操作時時鐘分布系統(tǒng)的性能。在實現(xiàn)中，性能的參數(shù)包括偏差、回轉(zhuǎn)、周期壓縮。所確定的參數(shù)可與所選區(qū)段的標識符相關聯(lián)地被存儲為區(qū)段禁能信息(例如，作為區(qū)段禁能信息130存儲在存儲系統(tǒng)22Β中)。區(qū)段禁能模塊可確定在諧振模式中穩(wěn)態(tài)執(zhí)行時和從非諧振模式轉(zhuǎn)變到諧振模式以及從諧振模式轉(zhuǎn)變到非諧振模式時的時鐘分布系統(tǒng)的性能參數(shù)。此評估可通過對集成電路設計(例如IC設計120)的仿真來執(zhí)行或者通過對例如集成電路的硬件測試來執(zhí)行。
[0080]在步驟711，區(qū)段禁能模塊確定在步驟708確定的性能(例如，偏差、回轉(zhuǎn)和/或周期壓縮)是否在設計約束內(nèi)。在實施例中，區(qū)段禁能模塊將區(qū)段禁能信息中存儲的性能參數(shù)與集成電路設計(例如IC設計120)中包括的相應約束相比較。如果確定性能參數(shù)違反了集成電路的設計參數(shù)的約束，則在步驟714，關于被取消激活的區(qū)段的信息被記錄在區(qū)段禁能信息中的修復可能性的表格(即，“修復可能性表”)中，指出被取消激活的區(qū)段必須正常工作。例如，如果確定性能在設計約束之外，則在步驟714，區(qū)段禁能模塊在修復可能性表中為該區(qū)段記錄“O”。
[0081]如果確定性能參數(shù)沒有違反集成電路的設計參數(shù)的約束，則在步驟717，在區(qū)段禁能信息中的修復可能性表中記錄信息，指出被取消激活的區(qū)段不是必須要正常工作。例如，如果確定性能在設計約束內(nèi)，則在步驟717，區(qū)段禁能模塊在修復可能性表中為該區(qū)段記錄“I”。在步驟720，區(qū)段禁能模塊確定是否為諧振鐘控電路的所有區(qū)段(例如，D1P-D34)完成了步驟705...717。如果否，則過程返回到步驟705并且對于下一個未測試的區(qū)段重復。
[0082]在步驟725，區(qū)段禁能模塊確定在諧振鐘控電路內(nèi)是否存在故障諧振結(jié)構(gòu)。例如，對集成電路的臺架測試可確定特定諧振結(jié)構(gòu)中的一電容器由于制造缺陷而沒有適當?shù)爻潆姾?或放電。如果集成電路不包括故障諧振結(jié)構(gòu)，則在步驟726，區(qū)段禁能模塊與該集成電路相關聯(lián)地記錄信息，指出可在諧振模式中操作該特定集成電路。
[0083]如果確定在集成電路中有故障諧振電路，則在步驟728，基于在步驟714和717中記錄的評估信息來確定是否可能修復。如果關于包括故障諧振電路的區(qū)段的相應信息指出該區(qū)段不是必須要正常工作(例如，在修復可能性表的相應單元中記錄了 “ 1”)，則在步驟726，區(qū)段禁能模塊與集成電路相關聯(lián)地記錄指出可在諧振模式中操作該特定集成電路的信息。否則，如果關于包括故障諧振結(jié)構(gòu)的區(qū)段的相應信息指出區(qū)段必須正常工作(例如，在修復可能性表的相應單元中記錄了 “0”)，則在步驟730，區(qū)段禁能模塊與集成電路相關聯(lián)地記錄指出不應當在諧振模式中操作該特定集成電路的信息。
[0084]圖7B是圖示根據(jù)本發(fā)明各方面的諧振鐘控電路的示范性修復可能性表700的數(shù)據(jù)結(jié)構(gòu)。在實現(xiàn)中，修復可能性表700是單元的矩陣，其中每個單元對應于諧振鐘控電路(例如諧振鐘控電路300)的時鐘網(wǎng)格(例如時鐘網(wǎng)格305)的一個區(qū)段。每個單元中存儲的值指出相應區(qū)段中的(一個或多個)諧振結(jié)構(gòu)是否必須正常工作(例如“O”或“I”)。修復可能性表700被描繪為單元的矩陣，然而，本發(fā)明的實現(xiàn)方式不限于此示例，而也可改為使用其他結(jié)構(gòu)(例如，將每個區(qū)段映射到相應的修復可能性值的2xN表格)。例如，表700指出，當從諧振操作中禁能區(qū)段D23和D31 (其包含O)時，不能在諧振模式中安全地操作集成電路。
[0085]圖8是根據(jù)本發(fā)明各方面的用于選擇性地調(diào)諧諧振鐘控電路(例如諧振鐘控電路300)的頻率的示范性過程的流程圖。諧振頻率作為電容(C)和電感(L)的乘積的平方根的倒數(shù)變化。因此,如果諧振LC回路中的電容器(例如電容器312、314 )和電感器(例如電感器316)是并聯(lián)布置的，就像它們在例如圖3中所示的諧振電路中那樣，則更少的電感器和電容器導致更大的C和L，并從而導致更低的諧振頻率。在給定的一組電感器和電容器和時鐘網(wǎng)格(例如時鐘網(wǎng)格230 )上的負載的情況下，本發(fā)明的各方面禁能所選的諧振結(jié)構(gòu)(例如諧振結(jié)構(gòu)305)，并從而改變時鐘網(wǎng)格的諧振頻率以提高在特定操作頻率下諧振鐘控電路的功率效率。例如，可以選擇性地使能諧振電路的特定集合或型式(例如“棋盤”型式)以提高特定操作頻率下諧振鐘控電路的功率效率。[0086]參考圖8，在步驟805，頻率調(diào)諧模塊(例如，由計算設備14執(zhí)行的頻率調(diào)諧模塊118 )取消激活時鐘網(wǎng)格(例如時鐘網(wǎng)格230 )的所選區(qū)段(例如區(qū)段D11…D34 )。在實現(xiàn)中，作為初始方案，頻率調(diào)諧模塊以某種型式取消激活時鐘網(wǎng)格的預定區(qū)段。例如，初始方案可以以棋盤型式取消激活區(qū)段。預定的區(qū)段(或區(qū)段型式)可被存儲在頻率調(diào)諧信息(例如，存儲系統(tǒng)22B中存儲的頻率調(diào)諧信息132)中。
[0087]在步驟807，頻率調(diào)諧模塊確定在所選區(qū)段被取消激活的情況下諧振鐘控電路的諧振頻率。對于由取消激活的區(qū)段引起的諧振頻率的確定可通過利用例如ECAD應用(例如設計模塊105)對集成電路進行仿真來進行。額外地或替換地，對于由取消激活的區(qū)段引起的諧振頻率的確定可通過對制造的集成電路的硬件測試來進行。
[0088]在步驟810，頻率調(diào)諧模塊確定取消激活的區(qū)段是否導致期望的時鐘頻率。頻率調(diào)諧模塊可從預定的設計信息(例如IC設計120)獲得期望的時鐘頻率，或者此信息可存儲在頻率調(diào)諧信息中?；蛘?，設計工程師可提供期望的時鐘頻率(例如，經(jīng)由由頻率調(diào)諧模塊提供的計算機-用戶界面)。
[0089]如果在步驟810，頻率調(diào)諧模塊確定時鐘網(wǎng)格的當前取消激活的區(qū)段導致諧振鐘控電路在與期望頻率基本相同的諧振頻率下操作，則在步驟815，描述當前取消激活的區(qū)段的信息被記錄在頻率調(diào)諧信息中。此信息可被處理器(例如處理器20)用于控制所選結(jié)構(gòu)中的開關(例如開關318)并從而控制集成電路在由頻率調(diào)諧模塊確定的諧振頻率下工作。
[0090]如果在步驟810，頻率調(diào)諧模塊確定時鐘網(wǎng)格的當前取消激活的區(qū)段沒有導致諧振鐘控電路在與期望頻率基本相同的諧振頻率下操作，則在步驟817，頻率調(diào)諧模塊修改先前在步驟805取消激活的區(qū)段并且過程迭代地返回到步驟807。在實現(xiàn)中，修改區(qū)段包括迭代地使能或禁能先 前的被取消激活的區(qū)段的集合中的區(qū)段中的一個或多個?；蛘撸薷膮^(qū)段包括選擇不同的預定區(qū)段型式，其與先前選擇的型式具有被取消激活的區(qū)段的不同密度。
[0091]圖9是根據(jù)本發(fā)明各方面的半導體設計、制造和/或測試中使用的設計過程的流程圖。圖9示出了用在例如半導體IC邏輯設計、仿真、測試、布局和制造中的示范性設計流程900的框圖。設計流程900包括用于處理設計結(jié)構(gòu)或器件以生成上文描述和圖2、3、和5B中示出的設計結(jié)構(gòu)和/或器件的在邏輯上或以其他方式在功能上等同的表示的過程、機器和/或機制。由設計流程900處理和/或生成的設計結(jié)構(gòu)可被編碼在機器可讀傳輸或存儲介質(zhì)上以包括數(shù)據(jù)和/或指令，所述數(shù)據(jù)和/或指令當在數(shù)據(jù)處理系統(tǒng)上被執(zhí)行或以其他方式處理時生成硬件組件、電路、器件或系統(tǒng)的在邏輯上、結(jié)構(gòu)上、機械上或以其他方式在功能上等同的表示。機器包括但不限于在IC設計過程——例如設計、制造或仿真電路、組件、器件或系統(tǒng)一中使用的任何機器。例如，機器可包括:光刻機器、用于生成掩模的機器和/或裝備(例如，電子束寫入器)、用于仿真設計結(jié)構(gòu)的計算機或裝備、制造或測試過程中使用的任何裝置、或者用于將設計結(jié)構(gòu)的功能上等同的表示編程到任何介質(zhì)中的任何機器(例如，用于對可編程門陣列編程的機器)。
[0092]設計流程900可依據(jù)所設計的表示的類型而變化。例如，用于構(gòu)建專用IC(ASIC)的設計流程900可不同于用于設計標準組件的設計流程900或者不同于用于將設計具現(xiàn)化到可編程陣列中的設計流程900，其中可編程陣列例如是由Altera? inc.或Xilinx?Inc.提供的可編程門陣列(PGA)或現(xiàn)場可編程門陣列(FPGA)。[0093]圖9圖示了多個這種設計結(jié)構(gòu)，其中包括優(yōu)選由設計過程910處理的輸入設計結(jié)構(gòu)920。設計結(jié)構(gòu)920可以是由設計過程910生成和處理來產(chǎn)生硬件器件的邏輯上等同的功能表示的邏輯仿真設計結(jié)構(gòu)。設計結(jié)構(gòu)920可以額外或替換地包括在被設計過程910處理時生成硬件器件的物理結(jié)構(gòu)的功能表示的數(shù)據(jù)和/或程序指令。無論是表示功能還是結(jié)構(gòu)設計特征，設計結(jié)構(gòu)920都可利用例如由核開發(fā)者/設計者實現(xiàn)的電子計算機輔助設計(ECAD)來生成。當被編碼在機器可讀數(shù)據(jù)傳輸、門陣列或存儲介質(zhì)上時，設計結(jié)構(gòu)920可被設計過程910內(nèi)的一個或多個硬件和/或軟件模塊訪問和處理以仿真或以其他方式從功能上表示電子組件、電路、電子或邏輯模塊、裝置、器件或系統(tǒng)，例如圖2、3和5B中所示的那些。這樣，設計結(jié)構(gòu)920可包括文件或其他數(shù)據(jù)結(jié)構(gòu)，其中包括人類和/或機器可讀源代碼、編譯的結(jié)構(gòu)和計算機可執(zhí)行代碼結(jié)構(gòu)，它們在被設計或仿真數(shù)據(jù)處理系統(tǒng)所處理時從功能上仿真或以其他方式表示電路或其他級別的硬件邏輯設計。這種數(shù)據(jù)結(jié)構(gòu)可包括硬件描述語言(HDL)設計實體或者符合和/或兼容諸如Verilog和VHDL之類的更低級別HDL設計語言和/或諸如C或C++之類的更高級別設計語言的其他數(shù)據(jù)結(jié)構(gòu)。
[0094]設計過程910優(yōu)選采用并包含硬件和/或軟件模塊，用于合成、轉(zhuǎn)化或以其他方式處理圖2、3和5B中所示的組件、電路、器件或邏輯結(jié)構(gòu)的設計/仿真功能等同物，以生成可包含諸如設計結(jié)構(gòu)920之類的設計結(jié)構(gòu)的網(wǎng)表980。網(wǎng)表980例如可包括編譯的或以其他方式處理的數(shù)據(jù)結(jié)構(gòu)，這些數(shù)據(jù)結(jié)構(gòu)表示導線、分立組件、邏輯門、控制電路、I/O器件、模型等等的列表，該列表描述了與集成電路設計中的其他元件和電路的連接。網(wǎng)表980可利用迭代過程來合成，其中依據(jù)器件的設計規(guī)格和參數(shù)，網(wǎng)表980被再合成一次或多次。與本文描述的其他設計結(jié)構(gòu)類型一樣，網(wǎng)表980可被記錄在機器可讀數(shù)據(jù)存儲介質(zhì)上或編程到可編程門陣列中。介質(zhì)可以是非易失性存儲介質(zhì)，例如磁盤或光盤驅(qū)動器、可編程門陣列、緊湊式閃存或其他閃存存儲器。額外地，或者替換地，介質(zhì)可以是系統(tǒng)或緩存存儲器、緩沖器空間或者導電或?qū)Ч獾钠骷筒牧希瑪?shù)據(jù)包可經(jīng)由因特網(wǎng)或其他適于聯(lián)網(wǎng)的手段在這些器件和材料上傳輸并立即被存儲。
[0095]設計過程910可包括用于處理包括網(wǎng)表980在內(nèi)的多種輸入數(shù)據(jù)結(jié)構(gòu)類型的硬件和軟件模塊。這種數(shù)據(jù)結(jié)構(gòu)類型可駐留在例如庫元件930內(nèi)并且包括一組常用的元件、電路和器件，其中包括模型、布局和符號表示，用于給定的制造技術(例如，不同的技術節(jié)點、32nm、45nm、90nm,等等)。數(shù)據(jù)結(jié)構(gòu)類型還可包括設計規(guī)格940、表征數(shù)據(jù)950、驗證數(shù)據(jù)960、設計規(guī)則970和測試數(shù)據(jù)文件985，測試數(shù)據(jù)文件985可包括輸入測試型式、輸出測試型式和其他測試信息。設計過程910還可包括例如標準機械設計過程，比如應力分析、熱分析、機械事件仿真、對于諸如澆鑄、模塑、模具沖壓成型等等之類的操作的過程仿真。機械設計領域的普通技術人員可以明白在不脫離本發(fā)明的范圍和精神的情況下在設計過程910中使用的可能機械設計工具和應用的程度。設計過程910還可包括用于執(zhí)行諸如定時分析、驗證、設計規(guī)則檢查、布置和布線操作等等之類的標準電路設計過程的模塊。
[0096]設計過程910采用并包含諸如HDL編譯器和仿真模型構(gòu)建工具之類的邏輯和物理設計工具來將設計結(jié)構(gòu)920與所描繪的支持數(shù)據(jù)結(jié)構(gòu)中的一些或全部一起連同任何額外的機械設計或數(shù)據(jù)(如果適用的話)來加以處理，以生成第二設計結(jié)構(gòu)990。
[0097]設計結(jié)構(gòu)990以用于機械器件和結(jié)構(gòu)的數(shù)據(jù)交換的數(shù)據(jù)格式駐留在存儲介質(zhì)或可編程門陣列上(例如，以IGES、DXF、Parasol id XT、JT、DRG或者任何其他用于存儲或渲染這種機械設計結(jié)構(gòu)的適當格式存儲的信息)。與設計結(jié)構(gòu)920類似，設計結(jié)構(gòu)990優(yōu)選包括一個或多個文件、數(shù)據(jù)結(jié)構(gòu)或其他計算機編碼的數(shù)據(jù)或指令，它們駐留在傳輸或數(shù)據(jù)存儲介質(zhì)上，并且當被ECAD系統(tǒng)處理時生成圖2、3和5B中示出的本發(fā)明的一個或多個實施例的在邏輯上或以其他方式在功能上等同的形式。在一個實施例中，設計結(jié)構(gòu)990可包括在功能上仿真圖2、3和5B中所示的器件的經(jīng)編譯的可執(zhí)行HDL仿真模型。
[0098]設計結(jié)構(gòu)990也可采用用于集成電路的布局數(shù)據(jù)交換的數(shù)據(jù)格式和/或符號數(shù)據(jù)格式(例如，以⑶SII (⑶S2)、GL1、0ASIS、映射文件或者任何其他用于存儲這種設計數(shù)據(jù)結(jié)構(gòu)的適當格式存儲的信息)。設計結(jié)構(gòu)990可包括諸如以下信息:符號數(shù)據(jù)、映射文件、測試數(shù)據(jù)文件、設計內(nèi)容文件、制造數(shù)據(jù)、布局參數(shù)、導線、金屬級別、過孔、形狀、用于按某種路徑經(jīng)過制造線的數(shù)據(jù)、以及制造者或其他設計者/開發(fā)者為了產(chǎn)生如上文所述和圖2、3和5B中所示的器件或結(jié)構(gòu)而需要的任何其他數(shù)據(jù)。設計結(jié)構(gòu)990隨后可前往階段995，在該處，例如，設計結(jié)構(gòu)990:前往流片，被釋放到制造，被釋放到掩模公司，被發(fā)送到另一設計公司，被發(fā)送回客戶，等等。
[0099]如上所述的方法用于集成電路芯片的制作。所得到的集成電路芯片可被制作者以空白晶片的形式發(fā)行(即，作為具有多個未封裝芯片的單個晶片)、作為裸片發(fā)行或者以封裝形式發(fā)行。在后一種情況下，芯片被安裝在單芯片封裝中(例如塑料載體，具有附接到主板或其他更高級載體的引線)或安裝在多芯片封裝中(例如陶瓷載體，其具有表面互連或隱埋互連中的任一者或兩者)。在任何情況下，芯片隨后與其他芯片、分立電路元件和/或其他信號處理器件集成為(a)中間產(chǎn)品(例如主板)或(b)最終產(chǎn)品的一部分。最終產(chǎn)品可以是包括集成電路芯片的任何產(chǎn)品，從玩具和其他低端應用到具有顯示器、鍵盤或其他輸入設備和中央處理器的高級計算機產(chǎn)品不等。
[0100]對本發(fā)明的各種實施例的描述是為了例示而給出的，但并不打算是窮盡的或者限于所公開的實施例。在不脫離所描述的實施例的范圍和精神的情況下，本領域普通技術人員將清楚許多修改和變化。選擇本文使用的術語是為了最好地說明實施例的原理、實際應用或者相對于市場中存在的技術的技術改進，或者使得本領域普通技術人員能夠理解本文公開的實施例。
【權利要求】
1.一種用于提供諧振鐘控電路的方法，包括: 創(chuàng)建包括時鐘網(wǎng)格的諧振鐘控電路； 提供分布在所述時鐘網(wǎng)格中的多個諧振結(jié)構(gòu)； 提供與所述多個諧振結(jié)構(gòu)相對應的多個開關，所述多個開關中的每一個控制所述多個諧振結(jié)構(gòu)中的相應一個在非諧振模式和諧振模式之間切換；以及 通過以下步驟確定最小化所述諧振鐘控電路的功率消耗的開關大小: 迭代地增大所述多個開關各自的大?。灰约? 對于大小的每次迭代增大，確定所述諧振鐘控電路消耗的功率。
2.如權利要求1所述的方法，其中，確定所述諧振鐘控電路消耗的功率是基于預期所述諧振鐘控電路在諧振模式和非諧振模式中操作的時間量的。
3.如權利要求1所述的方法，其中，所述多個開關中的每一個是由一個或多個場效應晶體管(FET)構(gòu)成的可編程開關。
4.如權利要求3所述的方法，還包括: 確定提供給所述一個或多個FET的初始柵極電壓； 確定所述一個或多 個FET的最大電壓容差；以及 選擇提供給所述一個或多個FET的修改后柵極電壓，所述修改后柵極電壓大于所述初始柵極電壓并且小于所述一個或多個FET的最大電壓容差。
5.如權利要求1所述的方法，還包括: 利用所述多個開關中的相應一個來取消激活所述多個諧振結(jié)構(gòu)中的第一諧振結(jié)構(gòu)；確定當在所述第一諧振結(jié)構(gòu)被取消激活的情況下操作時所述諧振鐘控電路的性能不在設計約束以內(nèi)；以及 記錄指出為了所述諧振鐘控電路在諧振模式中操作所述第一諧振結(jié)構(gòu)必須正常工作的信息。
6.如權利要求1所述的方法，還包括: 利用所述多個開關取消激活所述多個諧振結(jié)構(gòu)中的所選一組諧振結(jié)構(gòu)； 確定當在所述所選一組諧振結(jié)構(gòu)被取消激活的情況下操作時所述諧振鐘控電路的諧振頻率；以及 基于對于所確定的諧振頻率不匹配預定頻率的確定，迭代地修改所述所選一組諧振結(jié)構(gòu)。
7.一種用于提供諧振鐘控電路的系統(tǒng)，包括: 計算機設備，包括處理器和設計工具，被構(gòu)造并布置為: 對諧振鐘控電路建模，所述諧振鐘控電路包括多個諧振結(jié)構(gòu)，所述多個諧振結(jié)構(gòu)具有相應的多個開關，所述多個開關控制所述多個諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換；以及 在迭代地增大所述多個開關的大小的同時確定在有所述多個開關的情況下操作的所述諧振鐘控電路所消耗的功率。
8.如權利要求7所述的系統(tǒng)，還包括基于確定包括某一開關大小的所述諧振鐘控電路消耗最少功率而選擇該開關大小。
9.如權利要求7所述的系統(tǒng),其中，所述多個開關中的每一個是由一個或多個場效應晶體管(FET)構(gòu)成的。
10.如權利要求9所述的系統(tǒng)，其中，所述計算機設備還被布置為: 確定提供給所述一個或多個FET的初始柵極電壓； 確定所述一個或多個FET的最大電壓容差；以及 選擇提供給所述一個或多個FET的修改后柵極電壓，所述修改后柵極電壓大于所述初始柵極電壓并且小于所述一個或多個FET的最大電壓容差。
11.如權利要求7所述的系統(tǒng)，其中，所述計算機設備還被布置為: 利用所述多個開關中的相應一個來取消激活所述多個諧振結(jié)構(gòu)中的第一諧振結(jié)構(gòu)；確定當在所述第一諧振結(jié)構(gòu)被取消激活的情況下操作時所述諧振鐘控電路的性能不在設計約束以內(nèi)；以及 記錄指出為了所述諧振鐘控電路在諧振模式中操作所述第一諧振結(jié)構(gòu)必須正常工作的信息。
12.如權利要求7所述的系統(tǒng)，其中，所述計算機設備還被布置為: 利用所述開關取消激活所述多個諧振結(jié)構(gòu)中的所選一組諧振結(jié)構(gòu)； 確定當在所述所選一組諧振結(jié)構(gòu)被取消激活的情況下操作時所述諧振鐘控電路的諧振頻率；以及 基于對于所確定的諧振頻率不匹配預定頻率的確定，迭代地修改所述所選一組諧振結(jié)構(gòu)。
13.一種用于提供諧振鐘控電路的方法，包括: 創(chuàng)建時鐘網(wǎng)格，所述時鐘網(wǎng)格包括分布在所述時鐘網(wǎng)格中的多個諧振結(jié)構(gòu)； 提供多個可編程開關，所述多個可編程開關在非諧振模式和諧振模式之間切換所述多個諧振結(jié)構(gòu)中的相應一個，所述多個可編程開關中的每一個可被控制為逐步地激勵所述多個諧振結(jié)構(gòu)中的相應一個；以及 確定用于控制所述多個可編程開關逐步地激勵所述多個諧振結(jié)構(gòu)的轉(zhuǎn)變型式。
14.如權利要求13所述的方法，其中 所述多個開關包括數(shù)個增量，每個增量向所述多個諧振結(jié)構(gòu)中的相應一個提供能量；并且 所述轉(zhuǎn)變型式包括與所述數(shù)個增量相對應的數(shù)個轉(zhuǎn)變。
15.如權利要求14所述的方法，其中，確定所述轉(zhuǎn)變型式包括: 確定在所述諧振模式和所述非諧振模式之間可用的轉(zhuǎn)變的數(shù)目； 確定在所述諧振模式和所述非諧振模式之間的轉(zhuǎn)變的總時間；以及 確定在所述諧振模式和所述非諧振模式之間可用的轉(zhuǎn)變中的每一個的長度。
16.如權利要求14所述的方法，還包括最小化所述轉(zhuǎn)變的總時間。
17.如權利要求13所述的方法，其中，創(chuàng)建包括所述多個諧振結(jié)構(gòu)的所述時鐘網(wǎng)格包括在所述時鐘網(wǎng)格中均勻地分布包括耦合的電感器和電容器的多個振蕩器電路。
18.一種用于提供諧振鐘控電路的系統(tǒng)，包括: 計算機設備，包括處理器和設計工具，被構(gòu)造并布置為: 對諧振鐘控電路建模，所述諧振鐘控電路包括多個諧振結(jié)構(gòu)，所述多個諧振結(jié)構(gòu)具有相應的多個開關，所述多個開關控制所述多個諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換；以及 確定用于激活所述多個開關在所述非諧振模式和所述諧振模式之間逐步地切換所述多個諧振結(jié)構(gòu)的轉(zhuǎn)變型式。
19.如權利要求18所述的系統(tǒng)，其中: 所述多個開關中的每一個包括向所述多個諧振結(jié)構(gòu)中的相應一個提供額外能量的數(shù)個增量；并且 所述轉(zhuǎn)變型式包括與所述數(shù)個增量相對應的數(shù)個轉(zhuǎn)變。
20.如權利要求19所述的系統(tǒng)，其中，所述增量中的每一個對應于一場效應晶體管(FET)。
21.如權利要求18所述的系統(tǒng)，其中，所述計算機設備通過以下操作來確定所述轉(zhuǎn)變型式: 確定在所述諧振模式和所述非諧振模式之間可用的轉(zhuǎn)變的數(shù)目； 確定在所述諧振模式和所述非諧振模式之間的轉(zhuǎn)變的總時間；以及 確定在所述諧振模式和所述非諧振模式之間可用的轉(zhuǎn)變中的每一個的長度。
22.如權利要求21所述的系統(tǒng)，其中，所述計算機設備還通過最小化所述轉(zhuǎn)變的總時間來確定所述轉(zhuǎn)變型式。
23.如權利要求18所述的系統(tǒng)，其中: 所述鐘控電路包括時鐘網(wǎng)格，所述時鐘網(wǎng)格包括所述多個諧振結(jié)構(gòu)； 所述諧振結(jié)構(gòu)由包括耦合的電感器和電容器的振蕩器電路構(gòu)成；并且 所述諧振結(jié)構(gòu)均勻地分布在所述時鐘網(wǎng)格中。
24.一種用于提供包括諧振鐘控電路的集成電路的方法，該方法包括: 提供由時鐘網(wǎng)格構(gòu)成的諧振鐘控電路，所述時鐘網(wǎng)格包括分布在所述時鐘網(wǎng)格的相應區(qū)段中的多個諧振結(jié)構(gòu)，所述多個諧振結(jié)構(gòu)具有控制所述多個諧振結(jié)構(gòu)在非諧振模式和諧振模式之間切換的相應多個開關； 確定在經(jīng)由所述多個開關中的相應一個取消激活所述多個諧振結(jié)構(gòu)中的第一諧振結(jié)構(gòu)時所述諧振鐘控電路的一個或多個性能參數(shù)； 當所述諧振鐘控電路的一個或多個性能參數(shù)在預定的設計約束以外時，在與所述多個區(qū)段中的包括所述第一諧振結(jié)構(gòu)的第一區(qū)段相對應的修復信息記錄中存儲第一值，該第一值指出為了所述諧振鐘控電路在諧振模式中操作，所述第一區(qū)段必須正常工作；以及 當所述諧振鐘控電路的一個或多個性能參數(shù)在所述預定的設計約束以內(nèi)時，在與所述多個區(qū)段中的包括所述第一諧振結(jié)構(gòu)的第一區(qū)段相對應的修復信息記錄中存儲第二值，該第二值指出為了所述諧振鐘控電路在諧振模式中操作，所述第一區(qū)段不是必須要正常工作。
25.如權利要求24所述的方法，其中，所述一個或多個性能參數(shù)包括時鐘偏差、時鐘回轉(zhuǎn)和周期壓縮。
26.如權利要求24所述的方法，其中，所述方法還包括: 確定所述諧振鐘控電路包括故障諧振結(jié)構(gòu)； 確定與所述多個區(qū)段中包括所述故障諧振結(jié)構(gòu)的相應一個區(qū)段相對應的修復信息記錄指出所述多個區(qū)段中的所述一個區(qū)段必須正常工作；以及與所述集成電路相關聯(lián)地記錄指出不應在諧振模式中操作所述集成電路的信息。
27.如權利要求24所述的方法，其中，所述方法還包括: 確定所述諧振鐘控電路包括故障諧振結(jié)構(gòu)； 確定與所述多個區(qū)段中包括所述故障諧振結(jié)構(gòu)的相應一個區(qū)段相對應的修復信息記錄指出所述多個區(qū)段中的所述一個區(qū)段不是必須要正常工作；以及 與所述集成電路相關聯(lián)地記錄指出可以在諧振模式中操作所述集成電路的信息。
28.如權利要求24所述的方法，其中，所述修復信息記錄被存儲在包括被映射到所述時鐘網(wǎng)格的區(qū)段的多個條目的修復可能性表中。
29.一種用于提供包括諧振鐘控電路的集成電路的系統(tǒng)，包括被配置為執(zhí)行如權利要求24-28中任何一項所述的步驟的設備。
【文檔編號】G06F17/50GK104008222SQ201410059321
【公開日】2014年8月27日 申請日期:2014年2月21日 優(yōu)先權日:2013年2月22日
【發(fā)明者】J·D·希伯勒, W·R·雷赫爾, P·J·雷斯特爾 申請人:國際商業(yè)機器公司