一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的制造方法
【專利摘要】本發(fā)明公開了一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器，所述目標(biāo)識別器包括：交換式網(wǎng)絡(luò)與至少一個處理部件，所述處理部件與所述交換式網(wǎng)絡(luò)之間通過輸入FIFO接口、同步存儲器輸出接口以及控制線連接，所述交換式網(wǎng)絡(luò)用于動態(tài)鏈接不同的所述輸入FIFO接口和所述同步存儲器輸出接口，所述處理部件用于完成自動目標(biāo)識別過程中所需的各種算法功能，所述輸入FIFO用于緩存輸入的待處理圖像數(shù)據(jù)，所述同步存儲器輸出接口用于緩存待輸出的處理完的圖像數(shù)據(jù)，所述控制線用于在圖像數(shù)據(jù)傳輸過程中控制數(shù)據(jù)傳輸。由于使用統(tǒng)一的帶緩存交換式網(wǎng)絡(luò)，保證不同處理部件之間的動態(tài)全互聯(lián)，減少資源消耗，提高了系統(tǒng)的資源利用效率。
【專利說明】—種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于數(shù)字信號處理【技術(shù)領(lǐng)域】，更具體地，涉及一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器。
【背景技術(shù)】
[0002]對空目標(biāo)成像自動目標(biāo)識別屬于成像自動目標(biāo)識別技術(shù)?？罩心繕?biāo)雖然背景并不太復(fù)雜，但空中目標(biāo)一般較小，移動速度很快，導(dǎo)致對空中目標(biāo)的識別非常的困難，而且云層的遮擋、是否逆光、以及強(qiáng)光干擾等各種條件對目標(biāo)的識別精度和識別的穩(wěn)定性帶來很大的影響。因此，對空目標(biāo)成像自動目標(biāo)識別中采用的算法非常復(fù)雜。
[0003]對空目標(biāo)成像自動目標(biāo)識別系統(tǒng)需要處理的數(shù)據(jù)量大，算法復(fù)雜，這樣就對系統(tǒng)的軟硬件資源提出了很高的要求，特別是在動平臺體積功耗受限的情況下，系統(tǒng)的設(shè)計(jì)難度非常大。
[0004]隨著技術(shù)的發(fā)展、需求的增加，傳統(tǒng)的圖像處理系統(tǒng)的架構(gòu)越來越不能滿足或很難滿足設(shè)計(jì)的需求。研究更合理、更高效的成像自動目標(biāo)識別系統(tǒng)對在動平臺軟硬件計(jì)算資源有限和低功耗的要求條件下，提高目標(biāo)識別精度和系統(tǒng)實(shí)時性方面有非常重要的意義。

【發(fā)明內(nèi)容】

[0005]針對現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器，其目的在于解決在動平臺軟硬件計(jì)算資源有限和低功耗的要求下，對空中目標(biāo)進(jìn)行識別的技術(shù)問題。
[0006]為實(shí)現(xiàn)上述目的，本發(fā)明提供了一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器，包括:交換式網(wǎng)絡(luò)與至少一個處理部件，所述處理部件與所述交換式網(wǎng)絡(luò)之間通過輸入FIFO接口、同步存儲器輸出接口以及控制線連接，所述交換式網(wǎng)絡(luò)用于動態(tài)鏈接不同的所述輸入FIFO接口和所述同步存儲器輸出接口，所述處理部件用于完成自動目標(biāo)識別過程中所需的各種算法功能，所述輸入FIFO用于緩存輸入的待處理圖像數(shù)據(jù)，所述同步存儲器輸出接口用于緩存待輸出的處理完的圖像數(shù)據(jù)，所述控制線用于在圖像數(shù)據(jù)傳輸過程中控制數(shù)據(jù)傳輸。
[0007]本發(fā)明采用了動態(tài)緩存結(jié)構(gòu)來鏈接不同的處理部件，輸入FIFO和同步存儲器輸出接口的使用有效地解決了不同數(shù)據(jù)寬度、不同數(shù)據(jù)速率、不同接口之間的差異引起的互聯(lián)問題。交換式網(wǎng)絡(luò)的使用在保證不同處理部件之間的動態(tài)全互聯(lián)的同時，減少了資源消耗，提高了系統(tǒng)的資源利用效率。
[0008]優(yōu)選的，所述處理部件包括現(xiàn)場可編程門陣列(Field Programmable GateArray, FPGA)模塊，以及兩個非均勻校正片上系統(tǒng)(System on Chip, SoC)模塊、兩個多級濾波專用集成電路(Application Specific Integrated Circuit, ASIC)模塊、兩個輪廓跟蹤與標(biāo)記ASIC模塊、兩個數(shù)字信號處理器(Digital Signal Processor, DSP)模塊中的至少一種、其中:
[0009]所述兩個非均勻校正SoC模塊、所述兩個多級濾波ASIC模塊、所述兩個DSP模塊、所述兩個輪廓跟蹤與標(biāo)記ASIC模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)；
[0010]所述FPGA模塊還用于接收兩路圖像同時輸入，對兩路輸入的圖像同時進(jìn)行預(yù)處理；
[0011 ] 所述兩個非均勻校正SoC模塊，用于同時獨(dú)立地接收所述FPGA模塊經(jīng)過預(yù)處理后的兩路圖像，對所述經(jīng)過預(yù)處理后的兩路圖像分別進(jìn)行非均勻校正處理，并將所述兩路經(jīng)過非均勻校正處理后的圖像輸出到所述FPGA模塊；
[0012]所述兩個多級濾波ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路經(jīng)過非均勻校正處理后的圖像，并對所述兩路非均勻校正處理后的圖像分別進(jìn)行多級濾波處理，對圖像中的小目標(biāo)進(jìn)行增強(qiáng)，并將所述兩路經(jīng)過多級濾波處理后的圖像輸出到所述FPGA模塊；
[0013]所述兩個DSP模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多級濾波處理后的圖像，并對所述兩路多級濾波處理后的圖像分別進(jìn)行多值分割處理，初步分割出疑似目標(biāo)和背景，并將所述兩路經(jīng)過多值分割處理后的圖像輸出到所述FPGA模塊；
[0014]所述兩個輪廓跟蹤與標(biāo)記ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多值分割處理后的圖像，并分別對兩路多值分割后的圖像進(jìn)行輪廓跟蹤與標(biāo)記處理，生成目標(biāo)輪廓坐標(biāo)信息，并將所述兩路目標(biāo)輪廓坐標(biāo)信息輸出到所述FPGA模塊；
[0015]所述兩個DSP模塊還用于同時獨(dú)立地從所述FPGA模塊接收所述兩路目標(biāo)輪廓坐標(biāo)信息，并分別根據(jù)所述兩路目標(biāo)輪廓坐標(biāo)信息對目標(biāo)進(jìn)行特征提取與特征識別，輸出真實(shí)目標(biāo)的坐標(biāo)信息。
[0016]本方案中，由于采用了多種專用的圖像處理ASIC/SoC來完成相應(yīng)的圖像處理工作，ASIC/SoC具有處理效率高、功耗低的特點(diǎn)，專門針對圖像處理算法應(yīng)用而設(shè)計(jì)的ASIC/SoC可以在很低的功耗下，快速高效地完成相應(yīng)的圖像處理算法。而傳統(tǒng)的對空固定目標(biāo)成像自動目標(biāo)識別系統(tǒng)一般采用多DSP或多DSP+FPGA的架構(gòu)，DSP和FPGA雖然有很高的處理性能，但都屬于通用的處理器，并不專門針對圖像處理任務(wù)，存在功耗大、處理效率不高的問題。因此，本發(fā)明實(shí)施例所提出的方法，在對空目標(biāo)成像自動目標(biāo)識別系統(tǒng)中可以提高系統(tǒng)的實(shí)時性，并降低系統(tǒng)的功耗。相比較采用通用的處理器，在提高處理效率的基礎(chǔ)上，既保證了系統(tǒng)的實(shí)時性，又降低了系統(tǒng)的整體功耗，同時降低了對DSP和FPGA等處理芯片對運(yùn)算能力的要求。有利于國產(chǎn)化的實(shí)現(xiàn)，減少對國外高端芯片的依賴。同時，聯(lián)合通用處理器DSP和FPGA的使用保證了系統(tǒng)的靈活性，可實(shí)現(xiàn)系統(tǒng)的重構(gòu)，滿足不同算法流程的需要。ASIC/SoC、DSP、FPGA這三種處理芯片協(xié)調(diào)并行工作，保證了成像自動目標(biāo)識別系統(tǒng)的性能的高效率和體積功耗的高效率。
[0017]優(yōu)選的，所述自動目標(biāo)識別器還包括跨板處理部件，所述跨板處理部件通過串并轉(zhuǎn)換器或并器轉(zhuǎn)換器與所述交換式網(wǎng)絡(luò)相連，所述交換式網(wǎng)絡(luò)還用于鏈接所述處理單元的同步存儲器輸出接口與所述串并轉(zhuǎn)換器或并器轉(zhuǎn)換器，所述跨板處理部件用于控制板間數(shù)據(jù)的傳輸，所述串并轉(zhuǎn)換器用于將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，所述并串轉(zhuǎn)換器用于將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。所述跨板處理部件為圖像數(shù)據(jù)在預(yù)處理板與處理板之間傳輸提供了聞速通路。
[0018]優(yōu)選的，在所述自動目標(biāo)識別器中，所述處理部件包括預(yù)處理板部分和處理板部分；圖像先經(jīng)過預(yù)處理板處理后傳送到處理板進(jìn)行進(jìn)一步的處理，其中:
[0019]所述預(yù)處理板完成圖像格式變換處理、去噪濾波處理、非均勻校正處理、多級濾波處理；
[0020]所述處理板完成圖像多值分割、輪廓跟蹤與標(biāo)記、特征提取與特征識別等功能；
[0021]所述處理板還提供與PC和上位機(jī)通信的接口，以及與監(jiān)視器連接的接口功能；
[0022]具體的，所述預(yù)處理板包括:
[0023]FPGA模塊、兩個非均勻校正SoC模塊、兩個同步動態(tài)隨機(jī)存儲器(SynchronousDynamic Random Access Memory, SDRAM)模塊、兩個閃存(Flash EEPROM Memory, Flash)模塊、兩個雙口 RAM (DPRAM)模塊、兩個多級濾波ASIC模塊、兩個并串轉(zhuǎn)換模塊，其中:
[0024]所述兩個非均勻校正SoC模塊、所述兩個雙口 RAM (DPRAM)模塊、所述兩個多級濾波ASIC模塊、所述兩個并串轉(zhuǎn)換模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)；
[0025]所述FPGA模塊還用于接收兩路圖像輸入，對兩路輸入的圖像同時進(jìn)行預(yù)處理；
[0026]所述兩個SDRAM模塊、所述兩個Flash模塊分別與所述兩個非均勻校正SoC模塊相連，所述兩個SDRAM模塊分別存儲所述兩個非均勻校正SoC模塊工作時的參數(shù)及數(shù)據(jù)，所述兩個Flash模塊分別存儲所述兩個非均勻校正SoC模塊的程序，所述兩個非均勻校正SoC模塊在上電復(fù)位后，分別從對應(yīng)的所述兩個Flash模塊固定地址讀取程序并進(jìn)入到正常工作狀態(tài)；
[0027]所述兩個非均勻校正SoC模塊，用于同時獨(dú)立地接收所述FPGA模塊經(jīng)過預(yù)處理后的兩路圖像，對所述經(jīng)過預(yù)處理后的兩路圖像分別進(jìn)行非均勻校正處理，并分別將所述經(jīng)過非均勻校正處理后的兩路圖像輸出到所述FPGA模塊；
[0028]所述兩個DPRAM模塊與所述兩個多級濾波ASIC相連，所述兩個DPRAM用于分別存儲所述兩路多級濾波ASIC處理后的圖像數(shù)據(jù)；
[0029]所述兩個多級濾波ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路經(jīng)過非均勻校正處理后的圖像，并分別對所述兩路非均勻校正處理后的圖像進(jìn)行多級濾波處理，對圖像中的小目標(biāo)進(jìn)行增強(qiáng)，并分別將所述經(jīng)過多級濾波處理后的兩路圖像輸出到所述兩個DPRAM模塊，所述FPGA模塊從所述兩個DPRAM模塊讀取所述經(jīng)過多級濾波處理后的兩路圖像；
[0030]所述兩個并串轉(zhuǎn)換模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述多級濾波處理后的兩路圖像并將所述多級濾波處理后的兩路圖像傳送到處理板；
[0031]所述處理板包括:
[0032]FPGA模塊、兩個輪廓跟蹤與標(biāo)記ASIC模塊、兩個DSP模塊、兩個SDRAM模塊、兩個Flash模塊、兩個串并轉(zhuǎn)換模塊、視頻DAC模塊、電平轉(zhuǎn)換模塊，其中:
[0033]所述兩個輪廓跟蹤與標(biāo)記ASIC模塊、兩個DSP模塊、兩個串并轉(zhuǎn)換模塊、視頻DAC模塊、電平轉(zhuǎn)換模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)；
[0034]所述兩個串并轉(zhuǎn)換模塊，用于同時獨(dú)立地接收從預(yù)處理板傳送來的所述兩路多級濾波處理后的圖像，并分別將所述兩路多級濾波處理后的圖像傳送到所述FPGA模塊；
[0035]所述兩個SDRAM模塊和所述兩個Flash模塊分別與所述兩個DSP模塊相連,所述兩個SDRAM模塊分別存儲所述兩個DSP模塊工作時的參數(shù)及數(shù)據(jù)，所述兩個Flash模塊分別存儲所述兩個DSP模塊的程序，所述兩個DSP模塊在上電復(fù)位后，分別從對應(yīng)的所述兩個Flash模塊中固定地址讀取程序并進(jìn)入到正常工作狀態(tài)；
[0036]所述兩個DSP模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多級濾波處理后的圖像，并分別對所述兩路多級濾波處理后的圖像進(jìn)行多值分割處理，并將所述兩路經(jīng)過多值分割處理后的圖像輸出到所述FPGA模塊；
[0037]所述兩個DPRAM模塊與所述兩個輪廓跟蹤與標(biāo)記ASIC相連，所述兩個DPRAM用于分別存儲所述兩個輪廓跟蹤與標(biāo)記ASIC處理后的圖像數(shù)據(jù)；
[0038]所述兩個輪廓跟蹤與標(biāo)記ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多值分割處理后的圖像，并分別對兩路多值分割處理的圖像進(jìn)行輪廓跟蹤與標(biāo)記處理，生成兩路目標(biāo)輪廓坐標(biāo)信息，并分別將所述兩路目標(biāo)輪廓坐標(biāo)信息輸出到所述FPGA模塊；
[0039]所述兩個DSP模塊還用于同時獨(dú)立地從所述FPGA模塊接收所述兩路目標(biāo)輪廓坐標(biāo)信息，并分別根據(jù)所述兩路目標(biāo)輪廓坐標(biāo)信息對目標(biāo)進(jìn)行特征提取與特征識別，輸出真實(shí)目標(biāo)的坐標(biāo)信息；
[0040]所述視頻DAC模塊，用于從所述FPGA模塊接收處理完的圖像數(shù)據(jù)或任意中間處理圖像數(shù)據(jù)，并將所述處理完的圖像數(shù)據(jù)或任意中間處理圖像數(shù)據(jù)輸出到監(jiān)視器；
[0041 ] 所述電平轉(zhuǎn)換模塊，用于提供所述目標(biāo)識別器與PC之間的串口通信。
[0042]本方案中，由于系統(tǒng)體積的限制，采用了預(yù)處理板與處理板的雙層結(jié)構(gòu)，由預(yù)處理板完成圖像格式變換處理、濾波處理、非均勻校正處理、多級濾波處理；而由處理板完成圖像多值分割、輪廓跟蹤與標(biāo)記、特征提取與特征匹配等功能；從而實(shí)現(xiàn)了目標(biāo)自動識別過程中算法處理的分離，提升了處理效率。并且由多種專用的圖像處理ASIC/SoC來完成相應(yīng)的圖像處理工作，ASIC/SoC具有處理效率高、功耗低的特點(diǎn)，專門針對圖像處理算法應(yīng)用而設(shè)計(jì)的ASIC/SoC可以在很低的功耗下，快速高效地完成相應(yīng)的圖像處理算法。而傳統(tǒng)的對空固定目標(biāo)成像自動目標(biāo)識別系統(tǒng)一般采用多DSP或多DSP+FPGA的架構(gòu)，DSP和FPGA雖然有很高的處理性能，但都屬于通用的處理器，并不專門針對圖像處理任務(wù)，存在功耗大、處理效率不高的問題。因此，本發(fā)明實(shí)施例所提出的方法，在對空目標(biāo)成像自動目標(biāo)識別系統(tǒng)中可以提高系統(tǒng)的實(shí)時性，并降低系統(tǒng)的功耗。相比較采用通用的處理器，在提高處理效率的基礎(chǔ)上，既保證了系統(tǒng)的實(shí)時性，又降低了系統(tǒng)的整體功耗，同時降低了對DSP和FPGA等處理芯片對運(yùn)算能力的要求。有利于國產(chǎn)化的實(shí)現(xiàn)，減少對國外高端芯片的依賴。同時，聯(lián)合通用處理器DSP和FPGA的使用保證了系統(tǒng)的靈活性，可實(shí)現(xiàn)系統(tǒng)的重構(gòu)，滿足不同算法流程的需要。ASIC/SoC、DSP、FPGA這三種處理芯片協(xié)調(diào)并行工作，保證了成像自動目標(biāo)識別系統(tǒng)的性能的高效率和體積功耗的高效率。
[0043]優(yōu)選的，所述自動目標(biāo)識別器中的交換式網(wǎng)絡(luò)具體包括:M個輸入觸發(fā)器、N個帶使能控制的三態(tài)門、以及MX N的帶使能的三態(tài)門陣列，所述MX N的帶使能的三態(tài)門陣列用于全連接所述M個輸入觸發(fā)器和所述N個帶使能控制的三態(tài)門，所述M個輸入觸發(fā)器用于連接M個不同的同步存儲器輸出接口，所述N個帶使能控制的三態(tài)門用于連接N個不同的輸入FIFO。
[0044]本方案中，通過觸發(fā)器、三態(tài)門以及同步存儲器輸出接口和輸入FIFO搭建的交換式網(wǎng)絡(luò)，通過帶使能的三態(tài)門的控制，既可以實(shí)現(xiàn)單一同步存儲器輸出接口的數(shù)據(jù)發(fā)送到單一的FIFO輸入接口，同時，可實(shí)現(xiàn)一個同步存儲器輸出接口的數(shù)據(jù)同時傳輸?shù)蕉鄠€輸入FIFO中，實(shí)現(xiàn)數(shù)據(jù)的廣播發(fā)送。所述交換式網(wǎng)絡(luò)減少了需要占用大量存儲單元的FIFO存儲器，實(shí)現(xiàn)了各處理部件間的動態(tài)全互聯(lián)。在系統(tǒng)執(zhí)行目標(biāo)識別算法任務(wù)過程中，可以根據(jù)目標(biāo)識別算法的需要改變數(shù)據(jù)流連接方式，重構(gòu)目標(biāo)識別算法的數(shù)據(jù)流。
[0045]進(jìn)一步優(yōu)選的，所述自動目標(biāo)識別器中的非均勻校正SoC包括輸入接口、輸出接口、通用異步收發(fā)傳輸器(Universal Asynchronous Receiver/Transmitter, UART)接口、存儲器控制器和專用控制引腳，所述輸入接口用于從所述FPGA接收圖像數(shù)據(jù)的輸入；所述非均勻校正SoC對所述輸入的圖像數(shù)據(jù)進(jìn)行非均勻校正，并通過所述輸出接口將所述經(jīng)過非均勻校正后的圖像數(shù)據(jù)輸出到所述FPGA ;所述UART接口用于與所述FPGA模塊通信，傳送控制命令等；所述存儲器控制器用于連接并控制外部存儲器，從所述外部存儲器中讀取數(shù)據(jù)或者向所述外部存儲器中寫入數(shù)據(jù)；所述專用控制引腳用于所述FPGA模塊對非均勻校正SoC的控制。
[0046]進(jìn)一步優(yōu)選的，所述自動目標(biāo)識別器中的多級濾波ASIC通過外部雙口 RAM存儲處理完的圖像像素，所述多級濾波ASIC與所述FPGA模塊之間通過數(shù)據(jù)總線、控制線、時鐘來傳送參數(shù)與圖像數(shù)據(jù)，所述多級濾波ASIC與雙口 RAM之間通過數(shù)據(jù)總線、地址總線、控制線來傳送經(jīng)過多級濾波后的圖像數(shù)據(jù)，所述FPGA模塊通過數(shù)據(jù)總線、地址總線、控制線來讀取所述雙口 RAM中的多級濾波后的圖像數(shù)據(jù)。
【專利附圖】

【附圖說明】
[0047]圖1是本發(fā)明中動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的整體結(jié)構(gòu)示意圖；
[0048]圖2是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的主體結(jié)構(gòu)示意圖；
[0049]圖3是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器與外部接口連接示意圖；
[0050]圖4是本發(fā)明一個優(yōu)選實(shí)施例中的非均勻校正SoC應(yīng)用框圖；
[0051]圖5是本發(fā)明一個優(yōu)選實(shí)施例中的非均勻校正SoC的操作方法流程圖；
[0052]圖6是本發(fā)明一個優(yōu)選實(shí)施例中的多級濾波ASIC應(yīng)用框圖；
[0053]圖7是本發(fā)明一個優(yōu)選實(shí)施例中的多級濾波ASIC的操作流程圖；
[0054]圖8是本發(fā)明一個優(yōu)選實(shí)施例中的輪廓跟蹤與標(biāo)記ASIC應(yīng)用框圖；
[0055]圖9是本發(fā)明一個優(yōu)選實(shí)施例中的輪廓跟蹤與標(biāo)記ASIC的操作流程圖；
[0056]圖10是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的詳細(xì)結(jié)構(gòu)示意圖；
[0057]圖11是本發(fā)明一個優(yōu)選實(shí)施例中的對空目標(biāo)自動識別算法典型流程圖；
[0058]圖12是本發(fā)明一個優(yōu)選實(shí)施例中的系統(tǒng)輸入圖像處理流程圖；
[0059]圖13是本發(fā)明一個優(yōu)選實(shí)施例中的交互式網(wǎng)絡(luò)示意圖；[0060]圖14是本發(fā)明一個優(yōu)選實(shí)施例中的遠(yuǎn)距離時，系統(tǒng)各處理部件之間的互聯(lián)關(guān)系示意圖；
[0061]圖15是本發(fā)明一個優(yōu)選實(shí)施例中的中距離時，系統(tǒng)各處理部件之間的互聯(lián)關(guān)系示意圖；
[0062]圖16是本發(fā)明一個優(yōu)選實(shí)施例中的近距離時，系統(tǒng)各處理部件之間的互聯(lián)關(guān)系示意圖；
[0063]圖17是本發(fā)明一個優(yōu)選實(shí)施例中的是遠(yuǎn)距離時，小目標(biāo)圖像處理流水線示意圖；
[0064]圖18是本發(fā)明一個優(yōu)選實(shí)施例中的中距離時，面目標(biāo)圖像處理流水線示意圖；
[0065]圖19是本發(fā)明一個優(yōu)選實(shí)施例中的近距離時，大目標(biāo)圖像處理流水線示意圖。
【具體實(shí)施方式】
[0066]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0067]為了解決上述技術(shù)問題，本發(fā)明提供了一種自動目標(biāo)識別器，以實(shí)現(xiàn)在動平臺軟硬件計(jì)算資源有限和低功耗的要求下，對空中目標(biāo)進(jìn)行快速識別。
[0068]圖1是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)異構(gòu)并行自動目標(biāo)識別器中的整體結(jié)構(gòu)示意圖。如圖1所示，所述自動目標(biāo)識別器由交換式網(wǎng)絡(luò)與至少一個處理部件構(gòu)成，所述處理部件與所述交換式網(wǎng)絡(luò)之間通過輸入FIFO接口、同步存儲器輸出接口以及控制線連接，所述交換式網(wǎng)絡(luò)用于動態(tài)鏈接不同的所述輸入FIFO接口和所述同步存儲器輸出接口，所述處理部件用于完成自動目標(biāo)識別過程中所需的各種算法功能，所述輸入FIFO用于緩存輸入的待處理圖像數(shù)據(jù)，所述同步存儲器輸出接口用于緩存待輸出的處理完的圖像數(shù)據(jù)，所述控制線用于在圖像數(shù)據(jù)傳輸過程中起到控制作用，保證圖像數(shù)據(jù)傳輸?shù)臏?zhǔn)確有效。
[0069]ASIC/SoC作為專用的處理器，輸入輸出接口和通用的處理器如DSP和FPGA相比有很大的差異。針對圖像處理的不同ASIC/SoC之間輸入輸出差異也很大。有的ASIC/SoC輸入的是圖像數(shù)據(jù)，輸出也是圖像數(shù)據(jù)；有的ASIC/SoC輸入的是圖像數(shù)據(jù)，輸出是特征(如坐標(biāo)等)。圖像數(shù)據(jù)的位寬也不盡相同，有的是16bit，有的是8bit，有的甚至只有Sbit15ASIC/SoC的輸入輸出接口緩存也有差異，有些ASIC/SoC不需要緩存；有些ASIC/SoC需要緩存；有些ASIC/SoC自帶緩存；有些不自帶緩存。這些差異就導(dǎo)致不同ASIC/SoC之間的互聯(lián)以及不同ASIC/SoC與通用處理器之間的互聯(lián)設(shè)計(jì)是一個設(shè)計(jì)的難點(diǎn)。
[0070]本發(fā)明實(shí)施例中，采用了動態(tài)緩存結(jié)構(gòu)來鏈接不同的處理部件。輸入FIFO和同步存儲器輸出接口的使用有效地解決了不同數(shù)據(jù)寬度、不同數(shù)據(jù)速率、不同接口之間的差異引起的互聯(lián)問題。交換式網(wǎng)絡(luò)的使用在保證不同處理部件之間的動態(tài)全互聯(lián)的同時，減少了資源消耗，提高了系統(tǒng)的資源利用效率。
[0071]進(jìn)一步的，所述自動目標(biāo)識別器還可以包括跨板處理部件，所述跨板處理部件通過串并轉(zhuǎn)換器或并器轉(zhuǎn)換器與所述交換式網(wǎng)絡(luò)相連，所述交換式網(wǎng)絡(luò)還用于鏈接所述處理單元的同步存儲器輸出接口與所述串并轉(zhuǎn)換器或并器轉(zhuǎn)換器，所述跨板處理部件用于控制板間數(shù)據(jù)的準(zhǔn)確傳輸，所述串并轉(zhuǎn)換器用于將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，所述并串轉(zhuǎn)換器用于將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。
[0072]所述跨板處理部件為圖像數(shù)據(jù)在預(yù)處理板與處理板之間傳輸提供了高速通路。
[0073]圖2為本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的主體結(jié)構(gòu)示意圖，提出了一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器，通過采用多種專用的圖像處理ASIC/SoC來完成相應(yīng)的圖像處理工作，在提高處理效率的基礎(chǔ)上，既保證了系統(tǒng)的實(shí)時性，又降低了系統(tǒng)的整體功耗，同時降低了對DSP和FPGA等處理芯片對運(yùn)算能力的要求。具體的如圖2所示，所述目標(biāo)識別器包括:現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)模塊，兩個非均勻校正片上系統(tǒng)(Systemon Chip, SoC)模塊，兩個多級濾波專用集成電路(Application Specific IntegratedCircuit, ASIC)模塊，兩個輪廓跟蹤與標(biāo)記ASIC模塊，兩個數(shù)字信號處理器(DigitalSignal Processor, DSP)模塊，其中:
[0074]所述兩個非均勻校正SoC模塊、所述兩個多級濾波ASIC模塊、所述兩個DSP模塊、所述兩個輪廓跟蹤與標(biāo)記ASIC模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)；
[0075]所述FPGA模塊還用于接收兩路圖像輸入，對輸入的兩路圖像同時獨(dú)立地進(jìn)行預(yù)處理；例如所述預(yù)處理可以為:圖像數(shù)據(jù)格式變換、中值濾波、均值濾波、高斯濾波等；
[0076]所述兩個非均勻校正SoC模塊，用于同時獨(dú)立地接收所述兩路FPGA模塊經(jīng)過預(yù)處理后的圖像，對所述兩路經(jīng)過預(yù)處理后的圖像進(jìn)行非均勻校正處理，并分別將所述兩路經(jīng)過非均勻校正處理后的圖像輸出到所述FPGA模塊；通過非均勻校正可以校正因紅外成像器成像特性引起的圖像灰度畸變；
[0077]所述兩個多級濾波ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路經(jīng)過非均勻校正處理后的圖像，并分別對所述兩路非均勻校正處理后的圖像進(jìn)行多級濾波處理，對圖像中的小目標(biāo)進(jìn)行增強(qiáng)，并分別將所述兩路經(jīng)過多級濾波處理后的圖像輸出到所述FPGA模塊；
[0078]所述兩個DSP模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多級濾波處理后的圖像，并對所述兩路多級濾波處理后的圖像進(jìn)行多值分割處理，初步分割出疑似目標(biāo)和背景，并分別將所述兩路經(jīng)過多值分割處理后的圖像輸出到所述FPGA模塊；
[0079]所述兩個輪廓跟蹤與標(biāo)記ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多值分割處理后的圖像，并分別對兩路多值分割后的圖像進(jìn)行輪廓跟蹤與標(biāo)記處理，生成兩路目標(biāo)輪廓坐標(biāo)信息，并分別將所述兩路目標(biāo)輪廓坐標(biāo)信息輸出到所述FPGA模塊；
[0080]所述兩個DSP模塊還用于同時獨(dú)立地從所述FPGA模塊接收所述兩路目標(biāo)輪廓坐標(biāo)信息，并分別根據(jù)所述兩路目標(biāo)輪廓坐標(biāo)信息對目標(biāo)進(jìn)行特征提取與特征識別，輸出真實(shí)目標(biāo)的坐標(biāo)信息。
[0081]本發(fā)明實(shí)施例中，采用了多種專用的圖像處理ASIC/SoC來完成相應(yīng)的圖像處理工作，ASIC/SoC具有處理效率高、功耗低的特點(diǎn)，專門針對圖像處理算法應(yīng)用而設(shè)計(jì)的ASIC/SoC可以在很低的功耗下，快速高效地完成相應(yīng)的圖像處理算法。而傳統(tǒng)的對空目標(biāo)成像自動目標(biāo)識別系統(tǒng)一般采用多DSP或多DSP+FPGA的架構(gòu)，DSP和FPGA雖然有很高的處理性能，但都屬于通用的處理器，并不專門針對圖像處理任務(wù)，存在功耗大、處理效率不高的問題。
[0082]因此，本發(fā)明實(shí)施例所提出的方法，在對空目標(biāo)成像自動目標(biāo)識別系統(tǒng)中可以提高系統(tǒng)的實(shí)時性，并降低系統(tǒng)的功耗。相比較采用通用的處理器，在提高處理效率的基礎(chǔ)上，既保證了系統(tǒng)的實(shí)時性，又降低了系統(tǒng)的整體功耗，同時降低了對DSP和FPGA等處理芯片對運(yùn)算能力的要求。有利于國產(chǎn)化的實(shí)現(xiàn)，減少對國外高端芯片的依賴。同時，聯(lián)合通用處理器DSP和FPGA的使用保證了系統(tǒng)的靈活性，可實(shí)現(xiàn)系統(tǒng)的重構(gòu)，滿足不同算法流程的需要。ASIC/SoC、DSP、FPGA這三種處理芯片協(xié)調(diào)并行工作，保證了成像自動目標(biāo)識別系統(tǒng)的性能的高效率和體積功耗的高效率。
[0083]圖3是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器與外部接口連接示意圖；如圖3所示，所述目標(biāo)識別器與圖像輸入接口、PC機(jī)串口、模擬視頻輸出接口以及上位機(jī)串口相連，具體的，所述兩路圖像輸入接口用于兩路圖像數(shù)據(jù)的輸入，所述目標(biāo)識別器對所述兩路輸入的圖像數(shù)據(jù)進(jìn)行處理，完成目標(biāo)識別過程；所述PC機(jī)串口、上位機(jī)通信串口用于對系統(tǒng)進(jìn)行調(diào)試及參數(shù)設(shè)置；所述模擬視頻輸出接口，將所述目標(biāo)識別器識別的結(jié)果輸出到監(jiān)視器，通過監(jiān)視器可觀察圖像處理結(jié)果或圖像處理的中間結(jié)果。
[0084]圖4是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的非均勻校正SoC應(yīng)用框圖。如圖4所示，所述非均勻校正SoC主要包括輸入接口、輸出接口、通用異步收發(fā)傳輸器(Universal Asynchronous Receiver/Transmitter,UART)接口、存儲器控制器和專用控制引腳。所述輸入接口用于圖像數(shù)據(jù)的輸入；所述非均勻校正SoC對所述輸入的圖像數(shù)據(jù)進(jìn)行非均勻校正，并通過所述輸出接口輸出所述經(jīng)過非均勻校正后的圖像數(shù)據(jù)；所述UART接口用于與外部處理器通信，傳送控制命令等；所述存儲器控制器用于連接并控制外部存儲器，從所述外部存儲器中讀取數(shù)據(jù)或者向所述外部存儲器中寫入數(shù)據(jù)；所述專用控制引腳用于外部處理器對非均勻校正SoC的控制。具體的，本發(fā)明實(shí)施例中，所述外部處理器可以為FPGA模塊。
[0085]圖5是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的非均勻校正SoC的操作方法流程圖。如圖5所示，所述非均勻校正的操作方法包括:
[0086]所述非均勻校正SoC上電復(fù)位后，進(jìn)入初始化狀態(tài)，初始化完成后所述非均勻校正SoC載入配置參數(shù)并進(jìn)入校正工作狀態(tài)。所述非均勻校正SoC接收圖像并根據(jù)校正參數(shù)對圖像進(jìn)行非均勻校正，并將非均勻校正后的圖像輸出。
[0087]當(dāng)所述非均勻校正SoC初始化完成后，如果外部處理器通過串口對所述非均勻校正SoC的內(nèi)部寄存器寫旁路使能命令，則所述非均勻校正SoC進(jìn)入到旁路功能狀態(tài)，輸出原始圖像，不對圖像進(jìn)行校正。
[0088]同樣的，在圖像輸入、校正、校正圖像輸出的過程中，如果所述非均勻校正SoC接收到串口中斷或?qū)Ｓ靡_出現(xiàn)中斷信號，所述非均勻校正SoC將轉(zhuǎn)入到中斷處理程序，如果串口對寄存器寫旁路使能命令，則所述非均勻校正SoC將轉(zhuǎn)入旁路功能狀態(tài)，輸出原始圖像，不對圖像進(jìn)行校正。
[0089]本發(fā)明實(shí)施例中，通過采用非均勻校正SoC進(jìn)行圖像的非均勻校正，與采用傳統(tǒng)的FPGA加DSP進(jìn)行圖像的非均勻校正相比，提高了系統(tǒng)處理效率，降低了系統(tǒng)整體功耗。[0090]圖6是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的多級濾波ASIC應(yīng)用框圖。如圖6所示，所述多級濾波ASIC需要外部雙口RAM存儲處理完的圖像像素。所述多級濾波ASIC與外部處理器之間通過數(shù)據(jù)總線、控制線、時鐘來傳送參數(shù)與圖像數(shù)據(jù)。所述多級濾波ASIC與雙口 RAM之間通過數(shù)據(jù)總線、地址總線、控制線來傳送經(jīng)過多級濾波后的圖像數(shù)據(jù)。外部處理器通過數(shù)據(jù)總線、地址總線、控制線來讀取所述雙口 RAM中的多級濾波后的圖像數(shù)據(jù)。具體的，本發(fā)明實(shí)施例中，所述外部處理器可以為FPGA模塊。
[0091]圖7是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的多級濾波ASIC的操作流程圖。如圖7所示，所述多級濾波ASIC操作流程包括:所述多級濾波ASIC上電初始化后，等待外部處理器寫入編程參數(shù)，外部處理器寫入所述編程參數(shù)對輸入圖像的長度和寬度進(jìn)行設(shè)置，并配置輸出數(shù)據(jù)存儲的外部SRAM的地址段。配置完成后，所述多級濾波ASIC進(jìn)入多級濾波工作狀態(tài)。所述多級濾波ASIC接收圖像數(shù)據(jù)，并對圖像進(jìn)行多級濾波處理，并根據(jù)設(shè)定的地址依次將多級濾波后的圖像像素發(fā)送到外部SRAM。
[0092]本發(fā)明實(shí)施例中，通過采用多級濾波ASIC進(jìn)行圖像多級濾波處理，與采用傳統(tǒng)的FPGA或DSP進(jìn)行圖像多級濾波處理相比，提高了系統(tǒng)處理效率，降低了系統(tǒng)整體功耗。
[0093]圖8是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的輪廓跟蹤與標(biāo)記ASIC應(yīng)用框圖。如圖8所示，所述輪廓跟蹤與標(biāo)記ASIC與外部處理器之間主要通過數(shù)據(jù)總線、地址總線、控制線、時鐘等來傳送數(shù)據(jù)、控制命令等。具體的，本發(fā)明實(shí)施例中，所述外部處理器可以為FPGA模塊。
[0094]圖9是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的輪廓跟蹤與標(biāo)記ASIC的操作流程圖。如圖9所示，所述輪廓跟蹤與標(biāo)記ASIC的操作流程包括:所述輪廓跟蹤與標(biāo)記ASIC上電復(fù)位后，等待外部處理器寫入待標(biāo)記圖像的參數(shù)及控制參數(shù)。外部處理器將待標(biāo)記圖像的參數(shù)及控制參數(shù)寫入后，所述輪廓跟蹤與標(biāo)記ASIC進(jìn)入輪廓跟蹤與標(biāo)記工作狀態(tài)。所述輪廓跟蹤與標(biāo)記ASIC讀取待標(biāo)記圖像并進(jìn)行標(biāo)記處理，并將標(biāo)記的坐標(biāo)信息輸出。
[0095]在標(biāo)記的過程中，一旦出現(xiàn)錯誤，所述輪廓跟蹤與標(biāo)記ASIC將放棄該幀圖像，等待下幀圖像輸入。
[0096]本發(fā)明實(shí)施例中，通過采用輪廓跟蹤與標(biāo)記ASIC對圖像中的疑似目標(biāo)進(jìn)行輪廓跟蹤與標(biāo)記處理，與采用傳統(tǒng)的FPGA或DSP進(jìn)行輪廓跟蹤與標(biāo)記相比，提高了系統(tǒng)處理效率，降低了系統(tǒng)整體功耗。
[0097]圖10是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的詳細(xì)結(jié)構(gòu)示意圖。如圖10所示，由于在動平臺自動目標(biāo)識別應(yīng)用中體積有嚴(yán)格的限制，所述目標(biāo)識別器由兩部分組成，包括預(yù)處理板部分和處理板部分；圖像先經(jīng)過預(yù)處理板處理后傳送到處理板進(jìn)行進(jìn)一步的處理，其中:
[0098]所述預(yù)處理板主要完成圖像格式變換處理、去噪濾波處理、非均勻校正處理、多級濾波處理等功能。
[0099]所述處理板主要完成圖像多值分割、輪廓跟蹤與標(biāo)記、特征提取與特征識別等功倉泛。[0100]所述處理板還提供與PC和上位機(jī)通信的接口，以及與監(jiān)視器連接的接口功能。
[0101](I)具體的,如圖10所示,所述預(yù)處理板包括:
[0102]FPGA模塊、兩個非均勻校正SoC模塊、兩個同步動態(tài)隨機(jī)存儲器(SynchronousDynamic Random Access Memory, SDRAM)模塊、兩個閃存(Flash EEPROM Memory, Flash)模塊、兩個雙口 RAM (DPRAM)模塊、兩個多級濾波ASIC模塊、兩個并串轉(zhuǎn)換模塊，其中:
[0103]所述兩個非均勻校正SoC模塊、所述兩個雙口 RAM (DPRAM)模塊、所述兩個多級濾波ASIC模塊、所述兩個并串轉(zhuǎn)換模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)；
[0104]所述FPGA模塊還用于接收兩路圖像輸入，對兩路輸入的圖像同時進(jìn)行預(yù)處理；
[0105]所述兩個SDRAM模塊、所述兩個Flash模塊分別與所述兩個非均勻校正SoC模塊相連，所述兩個SDRAM模塊分別存儲所述兩個非均勻校正SoC模塊工作時的參數(shù)及數(shù)據(jù)，所述兩個Flash模塊分別存儲所述兩個非均勻校正SoC模塊的程序，所述兩個非均勻校正SoC模塊在上電復(fù)位后，分別從對應(yīng)的所述兩個Flash模塊固定地址讀取程序并進(jìn)入到正常工作狀態(tài)；
[0106]所述兩個非均勻校正SoC模塊，用于同時獨(dú)立地接收所述FPGA模塊經(jīng)過預(yù)處理后的兩路圖像，對所述經(jīng)過預(yù)處理后的兩路圖像分別進(jìn)行非均勻校正處理，并分別將所述經(jīng)過非均勻校正處理后的兩路圖像輸出到所述FPGA模塊；
[0107]所述兩個DPRAM模塊與所述兩個多級濾波ASIC相連，所述兩個DPRAM用于分別存儲所述兩路多級濾波ASIC處理后的圖像數(shù)據(jù)；
[0108]所述兩個多級濾波ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路經(jīng)過非均勻校正處理后的圖像，并分別對所述兩路非均勻校正處理后的圖像進(jìn)行多級濾波處理，對圖像中的小目標(biāo)進(jìn)行增強(qiáng)，并分別將所述經(jīng)過多級濾波處理后的兩路圖像輸出到所述兩個DPRAM模塊，所述FPGA模塊從所述兩個DPRAM模塊讀取所述經(jīng)過多級濾波處理后的兩路圖像；
[0109]所述兩個并串轉(zhuǎn)換模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述多級濾波處理后的兩路圖像并將所述多級濾波處理后的兩路圖像傳送到處理板。
[0110](2)具體的，如圖10所示，所述處理板包括:FPGA模塊、兩個輪廓跟蹤與標(biāo)記ASIC模塊、兩個DSP模塊、兩個SDRAM模塊、兩個Flash模塊、兩個串并轉(zhuǎn)換模塊、視頻DAC模塊、電平轉(zhuǎn)換模塊，其中:
[0111]所述兩個輪廓跟蹤與標(biāo)記ASIC模塊、兩個DSP模塊、兩個串并轉(zhuǎn)換模塊、視頻DAC模塊、電平轉(zhuǎn)換模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)；
[0112]所述兩個串并轉(zhuǎn)換模塊，用于同時獨(dú)立地接收從預(yù)處理板傳送來的所述兩路多級濾波處理后的圖像，并分別將所述兩路多級濾波處理后的圖像傳送到所述FPGA模塊；
[0113]所述兩個SDRAM模塊和所述兩個Flash模塊分別與所述兩個DSP模塊相連,所述兩個SDRAM模塊分別存儲所述兩個DSP模塊工作時的參數(shù)及數(shù)據(jù)，所述兩個Flash模塊分別存儲所述兩個DSP模塊的程序，所述兩個DSP模塊在上電復(fù)位后，分別從對應(yīng)的所述兩個Flash模塊中固定地址讀取程序并進(jìn)入到正常工作狀態(tài)；
[0114]所述兩個DSP模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多級濾波處理后的圖像，并分別對所述兩路多級濾波處理后的圖像進(jìn)行多值分割處理，并將所述兩路經(jīng)過多值分割處理后的圖像輸出到所述FPGA模塊；
[0115]所述兩個DPRAM模塊與所述兩個輪廓跟蹤與標(biāo)記ASIC相連，所述兩個DPRAM用于分別存儲所述兩個輪廓跟蹤與標(biāo)記ASIC處理后的圖像數(shù)據(jù)；
[0116]所述兩個輪廓跟蹤與標(biāo)記ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多值分割處理后的圖像，并分別對兩路多值分割處理的圖像進(jìn)行輪廓跟蹤與標(biāo)記處理，生成兩路目標(biāo)輪廓坐標(biāo)信息，并分別將所述兩路目標(biāo)輪廓坐標(biāo)信息輸出到所述FPGA模塊；
[0117]所述兩個DSP模塊還用于同時獨(dú)立地從所述FPGA模塊接收所述兩路目標(biāo)輪廓坐標(biāo)信息，并分別根據(jù)所述兩路目標(biāo)輪廓坐標(biāo)信息對目標(biāo)進(jìn)行特征提取與特征識別，輸出真實(shí)目標(biāo)的坐標(biāo)信息；
[0118]所述視頻DAC模塊，用于從所述FPGA模塊接收處理完的圖像數(shù)據(jù)或任意中間處理圖像數(shù)據(jù)，并將所述處理完的圖像數(shù)據(jù)或任意中間處理圖像數(shù)據(jù)輸出到監(jiān)視器；
[0119]所述電平轉(zhuǎn)換模塊，用于提供所述目標(biāo)識別器與PC之間的串口通信。
[0120]以下對所述目標(biāo)識別器工作過程作一說明:兩路紅外圖像分別輸入到預(yù)處理板的FPGA中，F(xiàn)PGA分別對兩路輸入的圖像數(shù)據(jù)格式進(jìn)行轉(zhuǎn)換，然后傳送給外部的兩個非均勻校正SoC同時獨(dú)立地進(jìn)行非均勻校正。非均勻校正SoC可以模擬成像器時序，直接把處理完的圖像再通過FPGA分別傳送給兩個多級濾波ASIC同時獨(dú)立地對圖像進(jìn)行多級濾波處理。多級濾波ASIC處理完后的兩路圖像分別通過FPGA外部的兩個并串轉(zhuǎn)換芯片傳送到處理板。處理板經(jīng)過兩個串并轉(zhuǎn)換芯片同時獨(dú)立地接收到兩路圖像數(shù)據(jù)后，將兩路圖像數(shù)據(jù)分別傳送到FPGA中。然后FPGA將兩路圖像數(shù)據(jù)進(jìn)行緩存并分別傳送到兩個DSP中，根據(jù)不同的應(yīng)用，DSP執(zhí)行不同的算法對圖像進(jìn)行多值分割處理。兩路多值分割處理后的圖像再分別傳送到兩個輪廓跟蹤與標(biāo)記ASIC同時獨(dú)立地進(jìn)行輪廓跟蹤與標(biāo)記處理，標(biāo)記完后的兩路圖像經(jīng)過FPGA再次分別傳送到對應(yīng)的DSP進(jìn)行后續(xù)目標(biāo)識別的處理。處理過程中和處理完后的圖像可以經(jīng)過圖像顯示單元傳送到監(jiān)視器顯示。
[0121]非均勻校正SoC、多級濾波ASIC、輪廓跟蹤與標(biāo)記ASIC三種專用圖像處理器的使用提高了系統(tǒng)的處理效率、降低了系統(tǒng)的功耗；DSP和FPGA兩種通用處理器的使用，保證了系統(tǒng)的靈活性和系統(tǒng)的可重構(gòu)性。ASIC/SoC、DSP、FPGA這三種處理芯片協(xié)調(diào)并行工作，保證了成像自動目標(biāo)識別系統(tǒng)的性能的聞效率和體積功耗的聞效率。
[0122]圖11是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的對空目標(biāo)自動識別算法典型流程圖。如圖11所示，對空目標(biāo)成像自動目標(biāo)識別一般采用特征識別的方法，根據(jù)飛行器離目標(biāo)的遠(yuǎn)近不同，分為遠(yuǎn)距離小目標(biāo)、中距離面目標(biāo)和近距離大目標(biāo)。不同距離時，使用的算法不盡相同。
[0123]由于紅外成像器的成像特性，需對紅外圖像進(jìn)行非均勻校正處理。
[0124]在遠(yuǎn)距離時，目標(biāo)為小目標(biāo)，針對包含小目標(biāo)的紅外圖像的處理流程包括:非均勻校正、多級濾波、分割、特征提取、特征識別。
[0125]在中距離時，目標(biāo)為面目標(biāo)。紅外圖像的處理流程包括:非均勻校正、分割、特征提取、特征識別。
[0126]在近距離時，目標(biāo)為大目標(biāo)，對目標(biāo)關(guān)鍵點(diǎn)進(jìn)行識別。紅外圖像的處理流程包括:非均勻校正、特征提取、特征識別。
[0127]其中，在具體的應(yīng)用中，所述特征提取的方法包括:閾值分割、輪廓標(biāo)記、邊緣周長、邊緣面積、角點(diǎn)檢測、形心等。
[0128]圖12是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器的輸入圖像處理流程圖。如圖12所示，對每一幀圖像，F(xiàn)PGA先進(jìn)行預(yù)處理，然后由非均勻校正SoC進(jìn)行校正處理，根據(jù)目標(biāo)遠(yuǎn)近程度不同，選擇進(jìn)行多級濾波處理或不進(jìn)行多級濾波處理，然后將處理后的圖像進(jìn)行并串轉(zhuǎn)換和串并轉(zhuǎn)換傳送到DSP進(jìn)行分割或特征提取，接著將處理完的圖像數(shù)據(jù)送入輪廓跟蹤與標(biāo)記ASIC進(jìn)行輪廓跟蹤與標(biāo)記處理，然后再由DSP進(jìn)行特征識別等算法處理，給出目標(biāo)信息。最后圖像可以通過FPGA的顯示單元傳送到監(jiān)視器進(jìn)行顯示。
[0129]圖13是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器中的交互式網(wǎng)絡(luò)示意圖。如圖13所示，所述目標(biāo)識別器中的交互式網(wǎng)絡(luò)由N XN的帶使能的三態(tài)門陣列、N個輸入觸發(fā)器、N個帶使能控制的三態(tài)門組成。所述N X N的帶使能的三態(tài)門陣列用于全連接所述N個輸入觸發(fā)器和所述N個帶使能控制的三態(tài)門，所述N個輸入觸發(fā)器用于連接N個不同的同步存儲器輸出接口，所述N個帶使能控制的三態(tài)門用于連接N個不同的輸入FIFO。
[0130]通過所述帶使能的三態(tài)門的控制，既可以實(shí)現(xiàn)單一同步存儲器輸出接口的數(shù)據(jù)發(fā)送到單一的FIFO輸入接口，同時，可實(shí)現(xiàn)一個同步存儲器輸出接口的數(shù)據(jù)同時傳輸?shù)蕉鄠€輸入FIFO中，實(shí)現(xiàn)數(shù)據(jù)的廣播發(fā)送。所述交換式網(wǎng)絡(luò)減少了需要占用大量存儲單元的FIFO存儲器，實(shí)現(xiàn)了各處理部件間的動態(tài)全互聯(lián)。在系統(tǒng)執(zhí)行目標(biāo)識別算法任務(wù)過程中，可以根據(jù)目標(biāo)識別算法的需要改變數(shù)據(jù)流連接方式，重構(gòu)目標(biāo)識別算法的數(shù)據(jù)流。
[0131]圖14是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器在遠(yuǎn)距離時，系統(tǒng)各處理部件之間的互聯(lián)關(guān)系示意圖。如圖14所示，圖中實(shí)線表示物理層的連接關(guān)系；虛線表示邏輯層的數(shù)據(jù)通路連接關(guān)系。非均勻校正SoC、多級濾波ASIC、DPRAM、DSP、輪廓跟蹤與標(biāo)記ASIC、視頻DAC與FPGA分別在物理層上通過不同的接口相連，通過所述FPAG內(nèi)部的緩存結(jié)構(gòu)，在邏輯層各處理單元建立起有效的數(shù)據(jù)流通路，具體如圖所示，所述非均勻校正SoC與所述多級濾波ASIC之間有一條數(shù)據(jù)通路，用于傳輸經(jīng)過非均勻校正處理后的圖像數(shù)據(jù)，所述多級濾波ASIC將經(jīng)過多級濾波處理后的圖像數(shù)據(jù)傳輸?shù)紻PRAM，所述DPRAM與所述DSP之間有一條數(shù)據(jù)通路，用于傳輸經(jīng)過多級濾波處理后的圖像數(shù)據(jù)，所述DSP與輪廓跟蹤與標(biāo)記ASIC之間有一條數(shù)據(jù)通路，用于傳輸經(jīng)過多值分割處理后的圖像數(shù)據(jù)，所述輪廓跟蹤與標(biāo)記ASIC與所述DSP之間的數(shù)據(jù)通路，還用于傳輸經(jīng)過輪廓跟蹤與標(biāo)記處理后的圖像坐標(biāo)數(shù)據(jù)，所述DSP與所述視頻DAC之間有一條數(shù)據(jù)通路，用于傳輸需要進(jìn)行顯示的圖像數(shù)據(jù)。
[0132]圖15是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器在中距離時，系統(tǒng)各處理部件之間的互聯(lián)關(guān)系示意圖。如圖15所示，圖中實(shí)線表示物理層的連接關(guān)系；虛線表示邏輯層的數(shù)據(jù)通路連接關(guān)系。非均勻校正SoC、多級濾波ASIC、DPRAM、DSP、輪廓跟蹤與標(biāo)記ASIC、視頻DAC與FPGA分別在物理層上通過不同的接口相連，通過所述FPAG內(nèi)部的緩存結(jié)構(gòu)，在邏輯層各處理單元建立起有效的數(shù)據(jù)流通路，具體如圖所示，所述非均勻校正SoC與所述DSP之間有一條數(shù)據(jù)通路，用于傳輸經(jīng)過非均勻校正處理后的圖像數(shù)據(jù)，所述DSP與輪廓跟蹤與標(biāo)記ASIC之間有一條數(shù)據(jù)通路，用于傳輸經(jīng)過多值分割處理后的圖像數(shù)據(jù)，所述輪廓跟蹤與標(biāo)記ASIC與所述DSP之間的數(shù)據(jù)通路，還用于傳輸經(jīng)過輪廓跟蹤與標(biāo)記處理后的圖像坐標(biāo)數(shù)據(jù)，所述DSP與所述視頻DAC之間有一條數(shù)據(jù)通路，用于傳輸需要進(jìn)行顯示的圖像數(shù)據(jù)。
[0133]圖16是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器在近距離時，系統(tǒng)各處理部件之間的互聯(lián)關(guān)系示意圖。如圖16所示，圖中實(shí)線表示物理層的連接關(guān)系；虛線表示邏輯層的數(shù)據(jù)通路連接關(guān)系。非均勻校正SoC、多級濾波ASIC、DPRAM、DSP、輪廓跟蹤與標(biāo)記ASIC、視頻DAC與FPGA分別在物理層上通過不同的接口相連，通過所述FPAG內(nèi)部的緩存結(jié)構(gòu)，在邏輯層各處理單元建立起有效的數(shù)據(jù)流通路，具體如圖所示，所述非均勻校正SoC與所述DSP之間有一條數(shù)據(jù)通路，用于傳輸經(jīng)過非均勻校正處理后的圖像數(shù)據(jù)，所述DSP與所述視頻DAC之間有一條數(shù)據(jù)通路，用于傳輸需要進(jìn)行顯示的圖像數(shù)據(jù)。
[0134]在目標(biāo)識別的不同階段，識別算法有所不同，對圖像的處理也不盡相同，識別器內(nèi)部的數(shù)據(jù)流也不相同，動態(tài)緩存結(jié)構(gòu)的使用提供了在目標(biāo)識別的不同階段，識別器內(nèi)部的數(shù)據(jù)流的傳輸通道，并減少了資源的消耗。
[0135]圖17是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器在遠(yuǎn)距離時，系統(tǒng)對小目標(biāo)圖像處理的流水線示意圖。如圖17所示，圖像數(shù)據(jù)依次有序地經(jīng)過FPGA、非均勻校正SoC、多級濾波ASIC、DSP、輪廓跟蹤與標(biāo)記ASIC、DSP等處理單元處理，各處理單元協(xié)同工作，每一個時刻都有多幀圖像在流水線上被有序地處理。
[0136]圖18是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器在中距離時，系統(tǒng)對面目標(biāo)圖像處理的流水線示意圖。如圖18所示，圖像數(shù)據(jù)依次有序地經(jīng)過FPGA、非均勻校正SoC、DSP、輪廓跟蹤與標(biāo)記ASIC、DSP等各個處理單元處理，各處理單元協(xié)同工作，每一個時刻都有多幀圖像在流水線上被有序地處理。
[0137]圖19是本發(fā)明一個優(yōu)選實(shí)施例所構(gòu)建的動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器在近距離時，系統(tǒng)對大目標(biāo)關(guān)鍵點(diǎn)圖像處理的流水線示意圖。如圖19所示，圖像數(shù)據(jù)依次有序地經(jīng)過FPGA、非均勻校正SoC、DSP等各個處理單元處理，各處理單元協(xié)同工作，每一個時刻都有多幀圖像在流水線上被有序地處理。
[0138]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種動平臺對空目標(biāo)雙色紅外異構(gòu)并行自動目標(biāo)識別器，其特征在于，所述目標(biāo)識別器包括: 交換式網(wǎng)絡(luò)與至少一個處理部件，所述處理部件與所述交換式網(wǎng)絡(luò)之間通過輸入FIFO接口、同步存儲器輸出接口以及控制線連接，所述交換式網(wǎng)絡(luò)用于動態(tài)鏈接不同的所述輸入FIFO接口和所述同步存儲器輸出接口，所述處理部件用于完成自動目標(biāo)識別過程中所需的各種算法功能，所述輸入FIFO用于緩存輸入的待處理圖像數(shù)據(jù)，所述同步存儲器輸出接口用于緩存待輸出的處理完的圖像數(shù)據(jù)，所述控制線用于在圖像數(shù)據(jù)傳輸過程中控制數(shù)據(jù)傳輸。
2.如權(quán)利要求1所述的自動目標(biāo)識別器，其特征在于，所述目標(biāo)識別器包括現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)模塊，兩個非均勻校正片上系統(tǒng)(System on Chip, SoC)模塊，兩個多級濾波專用集成電路(Application SpecificIntegrated Circuit, ASIC)模塊，兩個輪廓跟蹤與標(biāo)記ASIC模塊，兩個數(shù)字信號處理器(Digital Signal Processor, DSP)模塊，其中: 所述兩個非均勻校正SoC模塊、所述兩個多級濾波ASIC模塊、所述兩個DSP模塊、所述兩個輪廓跟蹤與標(biāo)記ASIC模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)； 所述FPGA模塊還用于接收兩路圖像同時輸入，對兩路輸入的圖像同時進(jìn)行預(yù)處理； 所述兩個非均勻校正SoC模塊，用于同時獨(dú)立地接收所述FPGA模塊經(jīng)過預(yù)處理后的兩路圖像，對所述經(jīng)過預(yù)處理后的兩路圖像分別進(jìn)行非均勻校正處理，并將所述兩路經(jīng)過非均勻校正處理后的圖像輸出到所述FPGA模塊； 所述兩個多級濾波ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路經(jīng)過非均勻校正處理 后的圖像，并對所述兩路非均勻校正處理后的圖像分別進(jìn)行多級濾波處理，對圖像中的小目標(biāo)進(jìn)行增強(qiáng)，并將所述兩路經(jīng)過多級濾波處理后的圖像輸出到所述FPGA模塊； 所述兩個DSP模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多級濾波處理后的圖像，并對所述兩路多級濾波處理后的圖像分別進(jìn)行多值分割處理，初步分割出疑似目標(biāo)和背景，并將所述兩路經(jīng)過多值分割處理后的圖像輸出到所述FPGA模塊； 所述兩個輪廓跟蹤與標(biāo)記ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多值分割處理后的圖像，并分別對兩路多值分割后的圖像進(jìn)行輪廓跟蹤與標(biāo)記處理，生成目標(biāo)輪廓坐標(biāo)信息，并將所述兩路目標(biāo)輪廓坐標(biāo)信息輸出到所述FPGA模塊； 所述兩個DSP模塊還用于同時獨(dú)立地從所述FPGA模塊接收所述兩路目標(biāo)輪廓坐標(biāo)信息，并分別根據(jù)所述兩路目標(biāo)輪廓坐標(biāo)信息對目標(biāo)進(jìn)行特征提取與特征識別，輸出真實(shí)目標(biāo)的坐標(biāo)信息。
3.如權(quán)利要求1所述的自動目標(biāo)識別器，其特征在于，還包括:跨板處理部件，所述跨板處理部件通過串并轉(zhuǎn)換器或并器轉(zhuǎn)換器與所述交換式網(wǎng)絡(luò)相連，所述交換式網(wǎng)絡(luò)還用于鏈接所述處理單元的同步存儲器輸出接口與所述串并轉(zhuǎn)換器或并器轉(zhuǎn)換器，所述跨板處理部件用于控制板間數(shù)據(jù)的傳輸，所述串并轉(zhuǎn)換器用于將串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)，所述并串轉(zhuǎn)換器用于將并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)。
4.如權(quán)利要求3所述的自動目標(biāo)識別器，其特征在于，所述處理部件包括預(yù)處理板部分和處理板部分；圖像先經(jīng)過預(yù)處理板處理后傳送到處理板進(jìn)行進(jìn)一步的處理，其中: 所述預(yù)處理板完成圖像格式變換處理、去噪濾波處理、非均勻校正處理、多級濾波處理；所述處理板完成圖像多值分割、輪廓跟蹤與標(biāo)記、特征提取與特征識別等功能； 所述處理板還提供與PC和上位機(jī)通信的接口，以及與監(jiān)視器連接的接口功能； 具體的，所述預(yù)處理板包括: FPGA模塊、兩個非均勻校正SoC模塊、兩個同步動態(tài)隨機(jī)存儲器(SynchronousDynamic Random Access Memory, SDRAM)模塊、兩個閃存(Flash EEPROM Memory, Flash)模塊、兩個雙口 RAM (DPRAM)模塊、兩個多級濾波ASIC模塊、兩個并串轉(zhuǎn)換模塊，其中: 所述兩個非均勻校正SoC模塊、所述兩個雙口 RAM (DPRAM)模塊、所述兩個多級濾波ASIC模塊、所述兩個并串轉(zhuǎn)換模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)； 所述FPGA模塊還用于接收兩路圖像輸入，對兩路輸入的圖像同時進(jìn)行預(yù)處理； 所述兩個SDRAM模塊、所述兩個Flash模塊分別與所述兩個非均勻校正SoC模塊相連，所述兩個SDRAM模塊分別存儲所述兩個非均勻校正SoC模塊工作時的參數(shù)及數(shù)據(jù)，所述兩個Flash模塊分別存儲所 述兩個非均勻校正SoC模塊的程序，所述兩個非均勻校正SoC模塊在上電復(fù)位后，分別從對應(yīng)的所述兩個Flash模塊固定地址讀取程序并進(jìn)入到正常工作狀態(tài)； 所述兩個非均勻校正SoC模塊，用于同時獨(dú)立地接收所述FPGA模塊經(jīng)過預(yù)處理后的兩路圖像，對所述經(jīng)過預(yù)處理后的兩路圖像分別進(jìn)行非均勻校正處理，并分別將所述經(jīng)過非均勻校正處理后的兩路圖像輸出到所述FPGA模塊； 所述兩個DPRAM模塊與所述兩個多級濾波ASIC相連，所述兩個DPRAM用于分別存儲所述兩路多級濾波ASIC處理后的圖像數(shù)據(jù)； 所述兩個多級濾波ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路經(jīng)過非均勻校正處理后的圖像，并分別對所述兩路非均勻校正處理后的圖像進(jìn)行多級濾波處理，對圖像中的小目標(biāo)進(jìn)行增強(qiáng)，并分別將所述經(jīng)過多級濾波處理后的兩路圖像輸出到所述兩個DPRAM模塊，所述FPGA模塊從所述兩個DPRAM模塊讀取所述經(jīng)過多級濾波處理后的兩路圖像； 所述兩個并串轉(zhuǎn)換模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述多級濾波處理后的兩路圖像并將所述多級濾波處理后的兩路圖像傳送到處理板； 所述處理板包括: FPGA模塊、兩個輪廓跟蹤與標(biāo)記AS IC模塊、兩個DSP模塊、兩個SDRAM模塊、兩個Fl ash模塊、兩個串并轉(zhuǎn)換模塊、視頻DAC模塊、電平轉(zhuǎn)換模塊，其中: 所述兩個輪廓跟蹤與標(biāo)記ASIC模塊、兩個DSP模塊、兩個串并轉(zhuǎn)換模塊、視頻DAC模塊、電平轉(zhuǎn)換模塊分別與所述FPGA模塊相連，所述FPGA模塊提供各模塊之間的數(shù)據(jù)通道，并控制各模塊協(xié)同有序地完成圖像處理任務(wù)； 所述兩個串并轉(zhuǎn)換模塊，用于同時獨(dú)立地接收從預(yù)處理板傳送來的所述兩路多級濾波處理后的圖像，并分別將所述兩路多級濾波處理后的圖像傳送到所述FPGA模塊； 所述兩個SDRAM模塊和所述兩個Flash模塊分別與所述兩個DSP模塊相連，所述兩個SDRAM模塊分別存儲所述兩個DSP模塊工作時的參數(shù)及數(shù)據(jù)，所述兩個Flash模塊分別存儲所述兩個DSP模塊的程序，所述兩個DSP模塊在上電復(fù)位后，分別從對應(yīng)的所述兩個Flash模塊中固定地址讀取程序并進(jìn)入到正常工作狀態(tài)； 所述兩個DSP模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多級濾波處理后的圖像，并分別對所述兩路多級濾波處理后的圖像進(jìn)行多值分割處理，并將所述兩路經(jīng)過多值分割處理后的圖像輸出到所述FPGA模塊； 所述兩個DPRAM模塊與所述兩個輪廓跟蹤與標(biāo)記ASIC相連，所述兩個DPRAM用于分別存儲所述兩個輪廓跟蹤與標(biāo)記ASIC處理后的圖像數(shù)據(jù)； 所述兩個輪廓跟蹤與標(biāo)記ASIC模塊，用于同時獨(dú)立地從所述FPGA模塊接收所述兩路多值分割處理后的圖像，并分別對兩路多值分割處理的圖像進(jìn)行輪廓跟蹤與標(biāo)記處理，生成兩路目標(biāo)輪廓坐標(biāo)信息，并分別將所述兩路目標(biāo)輪廓坐標(biāo)信息輸出到所述FPGA模塊； 所述兩個DSP模塊還用于同時獨(dú)立地從所述FPGA模塊接收所述兩路目標(biāo)輪廓坐標(biāo)信息，并分別根據(jù)所述兩路目標(biāo)輪廓坐標(biāo)信息對目標(biāo)進(jìn)行特征提取與特征識別，輸出真實(shí)目標(biāo)的坐標(biāo)信息； 所述視頻DAC模塊，用于從所述FPGA模塊接收處理完的圖像數(shù)據(jù)或任意中間處理圖像數(shù)據(jù)，并將所述處理完的圖像數(shù)據(jù)或任意中間處理圖像數(shù)據(jù)輸出到監(jiān)視器； 所述電平轉(zhuǎn)換模塊，用于提供所述目標(biāo)識別器與PC之間的串口通信。
5.如權(quán)利要求1至4任一項(xiàng)所述的自動目標(biāo)識別器，其特征在于，所述交換式網(wǎng)絡(luò)具體包括:M個輸入觸發(fā)器、N個帶使能控制的三態(tài)門、以及MXN的帶使能的三態(tài)門陣列，所述MXN的帶使能的三態(tài)門陣列用于全連接所述M個輸入觸發(fā)器和所述N個帶使能控制的三態(tài)門，所述 M個輸入觸發(fā)器用于連接M個不同的同步存儲器輸出接口，所述N個帶使能控制的三態(tài)門用于連接N個不同的輸入FIFO。
6.如權(quán)利要求2或4所述的自動目標(biāo)識別器，其特征在于，所述非均勻校正SoC包括輸入接口、輸出接口、通用異步收發(fā)傳輸器(Universal Asynchronous Receiver/Transmitter, UART)接口、存儲器控制器和專用控制引腳，所述輸入接口用于從所述FPGA接收圖像數(shù)據(jù)的輸入；所述非均勻校正SoC對所述輸入的圖像數(shù)據(jù)進(jìn)行非均勻校正，并通過所述輸出接口將所述經(jīng)過非均勻校正后的圖像數(shù)據(jù)輸出到所述FPGA ;所述UART接口用于與外部處理器所述FPGA模塊通信，傳送控制命令等；所述存儲器控制器用于連接并控制外部存儲器，從所述外部存儲器中讀取數(shù)據(jù)或者向所述外部存儲器中寫入數(shù)據(jù)；所述專用控制引腳用于外部處理器所述FPGA模塊對非均勻校正SoC的控制。
7.如權(quán)利要求2或4所述的自動目標(biāo)識別器，其特征在于，所述旋轉(zhuǎn)ASIC需要通過外部雙口 RAM存儲處理完的圖像像素，所述旋轉(zhuǎn)ASIC與外部處理器所述FPGA模塊之間通過數(shù)據(jù)總線、控制線、時鐘來傳送參數(shù)與圖像數(shù)據(jù)，所述旋轉(zhuǎn)ASIC與所述雙口 RAM之間通過數(shù)據(jù)總線、地址總線、控制線來傳送旋轉(zhuǎn)處理后的圖像數(shù)據(jù)，所述外部處理器FPGA模塊通過數(shù)據(jù)總線、地址總線、控制線來讀取所述雙口 RAM中的旋轉(zhuǎn)處理后的圖像數(shù)據(jù)。
8.如權(quán)利要求2或4所述的自動目標(biāo)識別器，其特征在于，所述多級濾波ASIC需要通過外部雙口 RAM存儲處理完的圖像像素，所述多級濾波ASIC與外部處理器所述FPGA模塊之間通過數(shù)據(jù)總線、控制線、時鐘來傳送參數(shù)與圖像數(shù)據(jù)，所述多級濾波ASIC與雙口 RAM之間通過數(shù)據(jù)總線、地址總線、控制線來傳送經(jīng)過多級濾波后的圖像數(shù)據(jù)，外部處理器所述FPGA模塊通過數(shù)據(jù)總 線、地址總線、控制線來讀取所述雙口 RAM中的多級濾波后的圖像數(shù)據(jù)。
【文檔編號】G06K9/00GK103544470SQ201310336492
【公開日】2014年1月29日 申請日期:2013年8月5日 優(yōu)先權(quán)日:2013年8月5日
【發(fā)明者】鐘勝, 張?zhí)煨? 高士英, 桑紅石, 顏露新, 左崢嶸, 王建輝, 徐文輝, 王順, 譚崇濤 申請人:華中科技大學(xué)