一種支持dvfs的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒把b置制造方法
【專利摘要】本發(fā)明公開了一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒把b置，涉及IC低功耗設(shè)計(jì)領(lǐng)域，所述方法包括：利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)；將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換；利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)。本發(fā)明實(shí)現(xiàn)了異步AXI接口，并通過所實(shí)現(xiàn)的異步AXI接口在兩個(gè)電壓域之間進(jìn)行高速穩(wěn)定的總線數(shù)據(jù)信號(hào)傳輸，時(shí)序更易于收斂，從而提升了整個(gè)系統(tǒng)在動(dòng)態(tài)電壓和頻率調(diào)整時(shí)的穩(wěn)定性和可靠性。
【專利說明】一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒把b置
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路IC低功耗設(shè)計(jì)領(lǐng)域，特別涉及一種支持DVFS的兩個(gè)支持動(dòng)態(tài)電壓頻率調(diào)整DVFS的電壓域之間實(shí)現(xiàn)異步AXI接口，并利用所實(shí)現(xiàn)述異步AXI接口實(shí)現(xiàn)總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒跋嚓P(guān)裝置。
【背景技術(shù)】
[0002]隨著消費(fèi)類電子產(chǎn)品的風(fēng)行，消費(fèi)者對(duì)于可便攜產(chǎn)品功能的要求也越來越復(fù)雜。相對(duì)的在電池的容量還沒有進(jìn)一步提升之前，如何以最有效的方式使用電池有限的能量，便成為目前可便攜式消費(fèi)類電子產(chǎn)品所面對(duì)的最重要問題，而使用低功耗技術(shù)來設(shè)計(jì)芯片似乎是目前唯一的選擇?；パa(bǔ)金屬氧化物半導(dǎo)體CMOS電路的功耗分動(dòng)態(tài)功耗和靜態(tài)功耗兩部分。動(dòng)態(tài)功耗主要和電壓V、工作頻率F和負(fù)載電容C有關(guān)。靜態(tài)功耗主要和電壓V、亞閾值電流有關(guān)。所以，通過降低電壓V和工作頻率F可以有效的降低電路的功耗。
[0003]近幾年業(yè)界對(duì)動(dòng)態(tài)電壓頻率調(diào)整DVFS的研究和應(yīng)用比較廣泛，也就是在升降電壓V的同時(shí)，工作頻率F也隨著動(dòng)態(tài)調(diào)整，達(dá)到降低功耗的目的。相對(duì)于傳統(tǒng)的動(dòng)態(tài)頻率調(diào)整DFS，DVFS既可以降低功率消耗，也會(huì)真正的達(dá)到減少能量消耗的目的。
[0004]目前，為了降低系統(tǒng)的實(shí)現(xiàn)復(fù)雜度，提高DVFS的應(yīng)用性，異步接口電路可以先通過一個(gè)指示信號(hào)來阻塞兩個(gè)電壓域之間的總線數(shù)據(jù)傳輸，等待DFS操作完成后，釋放阻塞信號(hào)，繼續(xù)進(jìn)行總線傳輸。這種異步接口電路頻率不高，數(shù)據(jù)傳輸效率低。
[0005]對(duì)于使用同步時(shí)鐘的兩個(gè)電壓域之間，還可以通過精確調(diào)整兩個(gè)電壓域的時(shí)鐘相位，使其達(dá)到同步化，以保證數(shù)據(jù)傳輸?shù)目煽啃?。這種電路使用固定頻率，對(duì)于DVFS設(shè)計(jì)來說，由于信號(hào)經(jīng)過時(shí)鐘樹產(chǎn)生的延時(shí)抖動(dòng)比較大，給時(shí)序收斂造成很大的困難。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的在于提供一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒把b置，能更好地解決現(xiàn)有技術(shù)中數(shù)據(jù)傳輸效率低和時(shí)序難以收斂的問題。
[0007]根據(jù)本發(fā)明的一個(gè)方面，提供了一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒ǎ?
[0008]利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)；
[0009]將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換；
[0010]利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)。
[0011]優(yōu)選地，在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域和/或收方電壓域進(jìn)行動(dòng)態(tài)電壓頻率調(diào)整DVFS處理。
[0012]優(yōu)選地，在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域?qū)⒆鳛榭珉妷河蛐盘?hào)的總線數(shù)據(jù)信號(hào)送入第一異步FIFO控制單元，第一異步FIFO控制單元利用所述發(fā)方電壓域時(shí)鐘信號(hào)，將所述總線數(shù)據(jù)信號(hào)發(fā)送至電平轉(zhuǎn)換單元。
[0013]優(yōu)選地，電平轉(zhuǎn)換單元將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)作為收方電壓域總線數(shù)據(jù)信號(hào)傳送給第二異步FIFO控制單元。
[0014]優(yōu)選地，收方電壓域利用其時(shí)鐘信號(hào)從所述第二異步FIFO控制單元讀取所述收方電壓域總線數(shù)據(jù)信號(hào)。
[0015]優(yōu)選地，所述發(fā)方電壓域是CPU電壓域或BIU電壓域，所述收方電壓域是BIU電壓域或CPU電壓域。
[0016]根據(jù)本發(fā)明的另一方面，提供了一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)难b置，其特征在于，包括:
[0017]發(fā)方部件，用于利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào);
[0018]電平轉(zhuǎn)換部件，用于將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換；
[0019]收方部件，用于利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)。
[0020]優(yōu)選地，所述發(fā)方電壓域和/或所述收方電壓域還用于在傳輸總線數(shù)據(jù)信號(hào)期間，進(jìn)行動(dòng)態(tài)電壓頻率調(diào)整DVFS處理。
[0021]優(yōu)選地，所述發(fā)方部件包括:
[0022]發(fā)方電壓域單元，用于在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域?qū)⒆鳛榭珉妷河蛐盘?hào)的總線數(shù)據(jù)信號(hào)送入第一異步FIFO控制單元；
[0023]第一異步FIFO控制單元，用于利用所述發(fā)方電壓域時(shí)鐘信號(hào)，將所述總線數(shù)據(jù)信號(hào)發(fā)送至電平轉(zhuǎn)換部件。
[0024]優(yōu)選地，所述電平轉(zhuǎn)換部件包括:
[0025]電平轉(zhuǎn)換單元，用于將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)作為收方電壓域總線數(shù)據(jù)信號(hào)傳送給第二異步FIFO控制單元。
[0026]優(yōu)選地，所述收方部件包括:
[0027]第二異步FIFO控制單元，用于接收電平轉(zhuǎn)換部件傳送的收方電壓域總線數(shù)據(jù)信號(hào);
[0028]收方電壓域單元，用于利用收方電壓域時(shí)鐘信號(hào)從所述第二異步FIFO控制單元讀取所述收方電壓域總線數(shù)據(jù)信號(hào)。
[0029]優(yōu)選地，所述發(fā)方電壓域是BIU電壓域或BIU電壓域，所述收方電壓域是CPU電壓域或CPU電壓域。
[0030]與現(xiàn)有技術(shù)相比較，本發(fā)明的有益效果在于:
[0031]本發(fā)明可以實(shí)現(xiàn)兩個(gè)電壓域之間的數(shù)據(jù)高速穩(wěn)定傳輸，相對(duì)傳統(tǒng)的異步接口電路要更易于時(shí)序收斂，從而提升整個(gè)系統(tǒng)在動(dòng)態(tài)電壓和頻率調(diào)整時(shí)的穩(wěn)定性和可靠性。
【專利附圖】

【附圖說明】
[0032]圖1是本發(fā)明實(shí)施例提供的支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒鞒虉D；
[0033]圖2是本發(fā)明實(shí)施例提供的支持DVFS的簡(jiǎn)單的SOC芯片整體架構(gòu)示意圖；
[0034]圖3是本發(fā)明實(shí)施例提供的支持DVFS的雙核處理器整體架構(gòu)示意圖；
[0035]圖4是本發(fā)明實(shí)施例提供的支持DVFS的實(shí)現(xiàn)總線數(shù)據(jù)信號(hào)傳輸?shù)难b置框圖；
[0036]圖5是本發(fā)明實(shí)施例提供的分離讀寫傳輸?shù)腁XI通道的結(jié)構(gòu)示意圖；[0037]圖6是本發(fā)明實(shí)施例提供的異步AXI接口電路的結(jié)構(gòu)示意圖。
【具體實(shí)施方式】
[0038]以下結(jié)合附圖對(duì)本發(fā)明的優(yōu)選實(shí)施例進(jìn)行詳細(xì)說明，應(yīng)當(dāng)理解，以下所說明的優(yōu)選實(shí)施例僅用于說明和解釋本發(fā)明，并不用于限定本發(fā)明。
[0039]圖1是本發(fā)明實(shí)施例提供的支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒鞒虉D，如圖1所示,步驟包括:
[0040]步驟101、利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)。具體地說，在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域?qū)⒆鳛榭珉妷河蛐盘?hào)的總線數(shù)據(jù)信號(hào)送入第一異步FIFO控制單元，第一異步FIFO控制單元利用所述發(fā)方電壓域時(shí)鐘信號(hào)，將所述總線數(shù)據(jù)信號(hào)發(fā)送至電平轉(zhuǎn)換單元。
[0041]步驟102、將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換。具體地說，首先，電平轉(zhuǎn)換單元將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)作為收方電壓域總線數(shù)據(jù)信號(hào)傳送給第二異步FIFO控制單元。
[0042]步驟103、利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)。具體地說，收方電壓域利用其時(shí)鐘信號(hào)從所述第二異步FIFO控制單元讀取所述收方電壓域總線數(shù)據(jù)信號(hào)。
[0043]上述步驟中，所述發(fā)方電壓域是芯片中的CPU電壓域，所述收方電壓域是芯片中的BIU電壓域，所述總線數(shù)據(jù)信號(hào)包括寫地址信號(hào)、寫數(shù)據(jù)信號(hào)、讀地址信號(hào)；或者，所述發(fā)方電壓域是芯片中的BIU電壓域，所述收方電壓域是芯片中的CPU電壓域，所述總線數(shù)據(jù)信號(hào)包括讀數(shù)據(jù)信號(hào)、寫響應(yīng)信號(hào)。
[0044]進(jìn)一步地，在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域和/或收方電壓域可以進(jìn)行動(dòng)態(tài)電壓頻率調(diào)整DVFS處理。
[0045]圖2是本發(fā)明實(shí)施例提供的支持DVFS的簡(jiǎn)單的SOC芯片整體架構(gòu)示意圖，如圖2所示，包括三個(gè)電壓域=CPU電壓域、BIU電壓域和SOC電壓域。所述CPU電壓域包含的功能單元主要是兩個(gè)CPU核。所述BIU電壓域主要包括了用于實(shí)現(xiàn)兩個(gè)CPU核之間緩存一致性的功能單元以及總線接口單元，如圖3所示。所述SOC電壓域包括系統(tǒng)AXI總線、AXI2APB橋接器、系統(tǒng)時(shí)鐘產(chǎn)生器和鎖相環(huán)。在SOC芯片外部所述三個(gè)電壓域分別對(duì)應(yīng)三個(gè)供電單元。所述CPU電壓域需要實(shí)現(xiàn)動(dòng)態(tài)電壓調(diào)整，所以SOC芯片通過配置接口對(duì)CPU電壓域的供電單元進(jìn)行配置。本發(fā)明涉及CPU電壓域和BIU電壓域之間通過總線接口實(shí)現(xiàn)總線數(shù)據(jù)信號(hào)傳輸?shù)募夹g(shù)，即通過圖3中的跨時(shí)鐘域和電壓域處理邏輯實(shí)現(xiàn)CPU電壓域和BIU電壓域之間的總線數(shù)據(jù)信號(hào)的傳輸。
[0046]由于采用DVFS的SOC芯片基本都采用GALS的架構(gòu)，也就是全局異步，局部同步的時(shí)鐘結(jié)構(gòu)。這種結(jié)構(gòu)易于時(shí)序的收斂和性能的提升，每個(gè)電壓域之間工作時(shí)鐘獨(dú)立，不需要全局的時(shí)鐘樹平衡。所以，兩個(gè)電壓域之間就需要采用異步接口電路，來保證數(shù)據(jù)傳輸?shù)恼_性。但是，本發(fā)明不限于SOC芯片，其它芯片中，只要需要在CPU電壓域和BIU電壓域之間采用異步接口電路進(jìn)行總線數(shù)據(jù)信號(hào)的傳輸，都可以使用本發(fā)明所述的技術(shù)方案。
[0047]圖4是本發(fā)明實(shí)施例提供的支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)难b置框圖，如圖4所示，包括用于利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)的發(fā)方部件、用于將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換的電平轉(zhuǎn)換部件和用于利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)的收方部件，其中:
[0048]所述發(fā)方部件包括發(fā)方電壓域單元和第一異步FIFO控制單元，所述發(fā)方電壓域單元在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域?qū)⒆鳛榭珉妷河蛐盘?hào)的總線數(shù)據(jù)信號(hào)送入第一異步FIFO控制單元，所述第一異步FIFO控制單元利用所述發(fā)方電壓域時(shí)鐘信號(hào)，將所述總線數(shù)據(jù)信號(hào)發(fā)送至電平轉(zhuǎn)換部件。
[0049]所述電平轉(zhuǎn)換部件包括電平轉(zhuǎn)換單元，所述電平轉(zhuǎn)換單元將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)作為收方電壓域總線數(shù)據(jù)信號(hào)傳送給第二異步FIFO控制單元。
[0050]所述收方部件包括第二異步FIFO控制單元和收方電壓域單元，所述第二異步FIFO控制單元接收電平轉(zhuǎn)換部件傳送的收方電壓域總線數(shù)據(jù)信號(hào)，所述收方電壓域單元利用收方電壓域時(shí)鐘信號(hào)從所述第二異步FIFO控制單元讀取所述收方電壓域總線數(shù)據(jù)信號(hào)。
[0051]進(jìn)一步地，所述發(fā)方電壓域單元是SOC芯片中CPU或BIU，所述收方電壓域單元是SOC芯片中BIU或CPU，在CPU和BIU之間傳輸總線數(shù)據(jù)信號(hào)期間，CPU電壓域和/或BIU電壓域可以進(jìn)行DVFS操作。
[0052]進(jìn)一步地,所述第一異步FIFO控制單元和所述第二異步FIFO控制單元在兩個(gè)電壓域之間，與電平轉(zhuǎn)換部件一起，實(shí)現(xiàn)了異步AXI接口電路，所述異步AXI接口電路實(shí)現(xiàn)的功能包括:
[0053]1、用于實(shí)現(xiàn)支持特定協(xié)議的SOC總線接口 ；
[0054]2、用于在兩個(gè)異步時(shí)鐘之間進(jìn)行數(shù)據(jù)交互。
[0055]傳統(tǒng)的SOC芯片設(shè)計(jì)方案中，兩個(gè)不同電壓域之間的接口一般通過異步接口來處理，這樣在跨電壓域的部分不容易產(chǎn)生時(shí)序問題。本發(fā)明采用兩個(gè)異步FIFO將異步AXI接口的讀寫傳輸分離開來，在兩個(gè)異步FIFO之間切割時(shí)鐘域和電壓域，使得兩個(gè)電壓域間的數(shù)據(jù)傳輸更加穩(wěn)定，接口工作頻率更高，時(shí)序收斂更加容易。圖5是本發(fā)明實(shí)施例提供的分離讀寫傳輸?shù)漠惒紸XI通道的結(jié)構(gòu)示意圖，如圖5所示，以CPU發(fā)起到BIU的傳輸請(qǐng)求為例，整個(gè)總線接口的工作流程如下:
[0056]1、CPU發(fā)起到BIU的傳輸請(qǐng)求，總線協(xié)議邏輯將作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)存取下來，然后送入CPU側(cè)的異步FIFO控制單元；
[0057]2、CPU側(cè)的異步FIFO控制單元利用CPU電壓域時(shí)鐘信號(hào)，將所述跨電壓域信號(hào)經(jīng)過電平轉(zhuǎn)換單元后送給BIU側(cè)的異步FIFO控制單元；
[0058]3、BIU利用BIU電壓域時(shí)鐘信號(hào)讀取BIU側(cè)的異步FIFO控制單元，將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)轉(zhuǎn)換到其時(shí)鐘域，完成整個(gè)數(shù)據(jù)的傳輸過程。
[0059]上述總線數(shù)據(jù)信號(hào)包括寫地址信號(hào)、寫數(shù)據(jù)信號(hào)、讀地址信號(hào)。
[0060]同樣的，若BIU向CPU發(fā)起傳輸請(qǐng)求，整個(gè)總線接口的工作流程如下:
[0061]1、BIU發(fā)起到CPU的傳輸請(qǐng)求，總線協(xié)議邏輯將作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)存取下來，然后送入BIU側(cè)的異步FIFO控制單元；
[0062]2,BIU側(cè)的異步FIFO控制單元利用BIU電壓域時(shí)鐘信號(hào)，將所述跨電壓域信號(hào)經(jīng)過電平轉(zhuǎn)換單元后送給CPU側(cè)的異步FIFO控制單元；[0063]3,CPU利用CPU電壓域時(shí)鐘信號(hào)讀取CPU側(cè)的異步FIFO控制單元，將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)轉(zhuǎn)換到其時(shí)鐘域，完成整個(gè)數(shù)據(jù)的傳輸過程。
[0064]傳統(tǒng)異步接口電路中異步FIFO輸入邏輯部分的時(shí)鐘和總線邏輯部分的時(shí)鐘是同一個(gè)源頭，這樣在后端實(shí)現(xiàn)時(shí)需要對(duì)兩部分的時(shí)序單元做時(shí)鐘樹，并要做到時(shí)鐘樹的平衡。而對(duì)于DVFS的設(shè)計(jì)來說，進(jìn)行跨電壓域的時(shí)鐘樹平衡是很難做到的，而且由于兩邊時(shí)鐘樹分屬不同的電壓域，信號(hào)經(jīng)過時(shí)鐘樹產(chǎn)生的延時(shí)抖動(dòng)也比較大，給時(shí)序收斂造成很大的困難。與傳統(tǒng)異步接口電路對(duì)比，本發(fā)明中采用的異步AXI接口電路的優(yōu)勢(shì)在于，發(fā)方和接方分別采用了分離讀寫傳輸?shù)漠惒紽IFO控制邏輯，兩側(cè)的時(shí)鐘為異步時(shí)鐘。圖6是本發(fā)明實(shí)施例提供的異步AXI接口電路的結(jié)構(gòu)示意圖，如圖6所示，通過分離讀寫傳輸?shù)恼麄€(gè)異步AXI接口電路，進(jìn)行總線數(shù)據(jù)信號(hào)的傳輸。該異步AXI接口電路整體采用異步的工作方式，以CPU發(fā)起到BIU的傳輸請(qǐng)求為例，所述異步AXI接口電路的工作流程如下:
[0065]1、在CPU發(fā)送請(qǐng)求到BIU期間，當(dāng)cpU_valid信號(hào)有效時(shí)，將總線數(shù)據(jù)信號(hào)送給CPU側(cè)的異步FIFO控制單元，以便所述CPU側(cè)的異步FIFO控制單元利用其異步FIFO控制邏輯(即CPU寫控制邏輯)進(jìn)行相應(yīng)處理；
[0066]2、CPU側(cè)的異步FIFO控制單元利用所述異步FIFO控制邏輯，首先判斷其的寄存器是否已滿，若未滿，貝1J通過非門置cpu_ready信號(hào)有效,并且通過將cpu_valid信號(hào)和cpu_ready信號(hào)作為與門的輸入，置pushdata信號(hào)有效，然后，利用CPU_CL0CK，將跨電壓域信號(hào)鎖存到所述寄存器中。
[0067]在這個(gè)過程，CPU側(cè)的異步FIFO控制邏輯需要知道異步FIFO控制單元中寄存器的深度和異步BIU側(cè)的讀指針來判斷FIFO的空滿狀態(tài)，CPU側(cè)的一次突發(fā)傳輸不要超過異步FIFO控制單元中寄存器的深度，否則會(huì)影響整個(gè)異步接口電路的性能。只要寄存器未滿，CPU就可以繼續(xù)發(fā)送總線數(shù)據(jù)信號(hào)，不必等待BIU側(cè)的biu_ready信號(hào)。
[0068]3、電平轉(zhuǎn)換單元對(duì)所述CPU側(cè)的跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并送入BIU側(cè)的異步FIFO控制單元，以便BIU側(cè)的異步FIFO控制單元利用其異步FIFO控制邏輯(即BIU讀控制邏輯)進(jìn)行相應(yīng)處理；
[0069]4、BIU側(cè)的異步FIFO控制單元利用其異步FIFO控制邏輯，判斷其寄存器是否未空，若是，則返回biu_valid信號(hào)有效；當(dāng)BIU側(cè)的biu_ready有效時(shí),通過將biu_valid信號(hào)和biu_ready信號(hào)作為與門的輸入，將popdata信號(hào)置為有效，從而利用BIU_CL0CK將經(jīng)過電平轉(zhuǎn)換后的跨電壓域信號(hào)從其寄存器中讀取出來，即轉(zhuǎn)換到BIU時(shí)鐘域，完成一次總線傳輸。
[0070]對(duì)于異步AXI接口的5個(gè)通道，由于地址和數(shù)據(jù)分開傳輸，對(duì)于發(fā)方，需要記錄當(dāng)前已發(fā)送地址的數(shù)量，當(dāng)數(shù)量不為零時(shí)，數(shù)據(jù)通道才能發(fā)送數(shù)據(jù)。
[0071]本發(fā)明可以廣泛應(yīng)用于需要支持DVFS的超大規(guī)模集成電路VLSI芯片設(shè)計(jì)中，異步AXI接口電路可以穩(wěn)定工作在高頻時(shí)鐘下，總線數(shù)據(jù)信號(hào)的傳輸高效穩(wěn)定，后端實(shí)現(xiàn)也容易達(dá)到時(shí)序收斂，該異步接口電路相對(duì)傳統(tǒng)的異步接口電路改動(dòng)很小，容易實(shí)現(xiàn)。
[0072]盡管上文對(duì)本發(fā)明進(jìn)行了詳細(xì)說明，但是本發(fā)明不限于此，本【技術(shù)領(lǐng)域】技術(shù)人員可以根據(jù)本發(fā)明的原理進(jìn)行各種修改。因此，凡按照本發(fā)明原理所作的修改，都應(yīng)當(dāng)理解為落入本發(fā)明的保護(hù)范圍。
【權(quán)利要求】
1.一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)姆椒?，其特征在于，包? 利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)； 將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換； 利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)。
2.根據(jù)權(quán)利要求1所述的方法，其特征在于，在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域和/或收方電壓域進(jìn)行動(dòng)態(tài)電壓頻率調(diào)整DVFS處理。
3.根據(jù)權(quán)利要求2所述的方法，其特征在于，在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域?qū)⒆鳛榭珉妷河蛐盘?hào)的總線數(shù)據(jù)信號(hào)送入第一異步FIFO控制單元，第一異步FIFO控制單元利用所述發(fā)方電壓域時(shí)鐘信號(hào)，將所述總線數(shù)據(jù)信號(hào)發(fā)送至電平轉(zhuǎn)換單元。
4.根據(jù)權(quán)利要求3所述的方法，其特征在于，電平轉(zhuǎn)換單元將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)作為收方電壓域總線數(shù)據(jù)信號(hào)傳送給第二異步FIFO控制單元。
5.根據(jù)權(quán)利要求4所述的方法，其特征在于，收方電壓域利用其時(shí)鐘信號(hào)從所述第二異步FIFO控制單元讀取所述收方電壓域總線數(shù)據(jù)信號(hào)。
6.根據(jù)權(quán)利要求1-5任意一項(xiàng)所述的方法，其特征在于，所述發(fā)方電壓域是BIU電壓域或BIU電壓域，所述收方電壓域是CPU電壓域或CPU電壓域。
7.一種支持DVFS的總線數(shù)據(jù)信號(hào)傳輸?shù)难b置，其特征在于，包括: 發(fā)方部件，用于利用發(fā)方電壓域時(shí)鐘信號(hào)發(fā)送作為跨電壓域信號(hào)的總線數(shù)據(jù)信號(hào)； 電平轉(zhuǎn)換部件，用于將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換； 收方部件，用于利用收方電壓域時(shí)鐘信號(hào)接收經(jīng)過電平轉(zhuǎn)換的所述跨電壓域信號(hào)。
8.根據(jù)權(quán)利要求7所述的裝置，其特征在于，所述發(fā)方電壓域和/或所述收方電壓域還用于在傳輸總線數(shù)據(jù)信號(hào)期間，進(jìn)行動(dòng)態(tài)電壓頻率調(diào)整DVFS處理。
9.根據(jù)權(quán)利要求8所述的裝置，其特征在于，所述發(fā)方部件包括: 發(fā)方電壓域單元，用于在發(fā)方電壓域和收方電壓域之間傳輸總線數(shù)據(jù)信號(hào)期間，發(fā)方電壓域?qū)⒆鳛榭珉妷河蛐盘?hào)的總線數(shù)據(jù)信號(hào)送入第一異步FIFO控制單元； 第一異步FIFO控制單元，用于利用所述發(fā)方電壓域時(shí)鐘信號(hào)，將所述總線數(shù)據(jù)信號(hào)發(fā)送至電平轉(zhuǎn)換部件。
10.根據(jù)權(quán)利要求9所述的裝置，其特征在于，所述電平轉(zhuǎn)換部件包括: 電平轉(zhuǎn)換單元，用于將所述跨電壓域信號(hào)進(jìn)行電平轉(zhuǎn)換，并將經(jīng)過電平轉(zhuǎn)換的跨電壓域信號(hào)作為收方電壓域總線數(shù)據(jù)信號(hào)傳送給第二異步FIFO控制單元。
11.根據(jù)權(quán)利要求10所述的裝置，其特征在于，所述收方部件包括: 第二異步FIFO控制單元，用于接收電平轉(zhuǎn)換部件傳送的收方電壓域總線數(shù)據(jù)信號(hào)； 收方電壓域單元，用于利用收方電壓域時(shí)鐘信號(hào)從所述第二異步FIFO控制單元讀取所述收方電壓域總線數(shù)據(jù)信號(hào)。
12.根據(jù)權(quán)利要求7-11任意一項(xiàng)所述的裝置，其特征在于，所述發(fā)方電壓域是BIU電壓域或BIU電壓域，所述收方電壓域是CPU電壓域或CPU電壓域。
【文檔編號(hào)】G06F13/38GK104008076SQ201310059075
【公開日】2014年8月27日 申請(qǐng)日期:2013年2月25日 優(yōu)先權(quán)日:2013年2月25日
【發(fā)明者】寧國(guó)強(qiáng) 申請(qǐng)人:中興通訊股份有限公司