專利名稱：一種現(xiàn)場(chǎng)可編程門陣列的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型關(guān)于數(shù)據(jù)流存儲(chǔ)技術(shù)，特別是關(guān)于現(xiàn)場(chǎng)可編程門陣列FPGA的數(shù)據(jù)流存儲(chǔ)技術(shù)，具體的講是一種現(xiàn)場(chǎng)可編程門陣列。
背景技術(shù)：
FPGA是一種可以在上電之后，再把需要的控制程序進(jìn)行輸入的芯片。因此，F(xiàn)PGA不是固定的電路，而是一種可以視需要而改變功能的芯片，F(xiàn)PGA的功能可以隨著輸入的數(shù)據(jù)而改變。FPGA從存儲(chǔ)編程數(shù)據(jù)的特性來講，一般分為易失性FPGA和非易失性FPGA兩種。易失性FPGA通常采用SRAM存儲(chǔ)器來存放編程數(shù)據(jù)流文件。在器件上電時(shí)，一般需要由外部CPU編程，或者自動(dòng)由外部的非易失性存儲(chǔ)器中加載編程數(shù)據(jù)流文件。而非易失性FPGA由于自身存儲(chǔ)器中已保留編程數(shù)據(jù)流文件，上電后即可進(jìn)入工作狀態(tài)。非易失性FPGA的實(shí)現(xiàn)主要有兩種情景:一種是用非易失性存儲(chǔ)器直接控制邏輯電路。目前所有的SPLD (簡(jiǎn)單PLD)、CPLD (復(fù)雜PLD)和部分非易失性FPGA都是采用此方式。另一種非易失性FPGA是以SRAM直接控制邏輯電路，但在芯片上同時(shí)有非易失性存儲(chǔ)器。在器件上電時(shí)，編程數(shù)據(jù)流文件會(huì)從非易失性存儲(chǔ)器自動(dòng)加載到SRAM中。專利號(hào)為6828823的美國(guó)專利申請(qǐng)涉及帶有SRAM的非易失性FPGA器件，該申請(qǐng)公開的FPGA器件通過FPGA外部的JTAG接口或CPU接口對(duì)SRAM直接編程，編程結(jié)束后FPGA可進(jìn)入工作狀態(tài)。另一種方式是通過FPGA外部的JTAG接口對(duì)EEPROM編程。結(jié)束后FPGA會(huì)接受指令自動(dòng)從EEPROM復(fù)制整個(gè)數(shù)據(jù)流文件到SRAM中。復(fù)制結(jié)束后FPGA可進(jìn)入工作狀態(tài)。此類FPGA器件存在的主要問題在于工作過程較為復(fù)雜，僅能實(shí)現(xiàn)將數(shù)據(jù)流文件從EEPROM復(fù)制到SRAM，無法實(shí)現(xiàn)數(shù)據(jù)流文件在EEPROM與SRAM之間的雙向傳輸，因此需要用戶需要掌握對(duì)兩種或多種的存儲(chǔ)器的編程操作，降低了用戶體驗(yàn)。

實(shí)用新型內(nèi)容本實(shí)用新型實(shí)施例提供了一種現(xiàn)場(chǎng)可編程門陣列，簡(jiǎn)化了用戶對(duì)帶有易失性存儲(chǔ)器諸如SRAM的非易失性FPGA器件的編程方法，通過FPGA中的控制電路模塊，在外部的指令下，可將易失性存儲(chǔ)器中的數(shù)據(jù)流文件自動(dòng)復(fù)制到非易失性存儲(chǔ)器中，從而完成對(duì)非易失性FPGA的編程。本實(shí)用新型的目的是，提供一種現(xiàn)場(chǎng)可編程門陣列FPGA，所述的FPGA包括非易失性存儲(chǔ)器、易失性存儲(chǔ)器、數(shù)據(jù)接口、數(shù)據(jù)流傳輸器以及TAP控制器，其中，所述的數(shù)據(jù)接口，與所述的TAP控制器相連接，接收編程指令，所述的編程指令用于指示TAP控制器對(duì)易失性存儲(chǔ)器和非易失性存儲(chǔ)器進(jìn)行編程操作；所述的TAP控制器，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接，根據(jù)所述的編程指令對(duì)所述的易失性存儲(chǔ)器進(jìn)行編程操作，配置數(shù)據(jù)流文件，根據(jù)所述的編程指令對(duì)所述的非易失性存儲(chǔ)器進(jìn)行編程操作，配置第二數(shù)據(jù)流文件；所述的數(shù)據(jù)接口，還用于接收復(fù)制指令，所述的復(fù)制指令用于指示將數(shù)據(jù)流文件從易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器，將第二數(shù)據(jù)流文件從非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器；所述的數(shù)據(jù)流傳輸器，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接，根據(jù)所述的復(fù)制指令將數(shù)據(jù)流文件從易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器，將第二數(shù)據(jù)流文件從非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器。優(yōu)選的，所述的數(shù)據(jù)接口包括CPU接口和/或JTAG接口。優(yōu)選的，所述的數(shù)據(jù)流傳輸器包括第一地址指針移位寄存器、第二地址指針移位寄存器以及數(shù)據(jù)移位寄存器，其中，所述的第一地址指針移位寄存器，與所述的易失性存儲(chǔ)器、所述的TAP控制器相連接，接收所述的復(fù)制指令，根據(jù)所述的復(fù)制指令依次選擇易失性存儲(chǔ)器中每個(gè)數(shù)據(jù)流文件對(duì)應(yīng)的地址；所述的第二地址指針移位寄存器，與所述的非易失性存儲(chǔ)器、所述的TAP控制器相連接，選擇非易失性存儲(chǔ)器中與所述的每個(gè)數(shù)據(jù)流文件對(duì)應(yīng)的地址相同的地址；所述的數(shù)據(jù)移位寄存器，與所述的易失性存儲(chǔ)器以及所述的非易失性存儲(chǔ)器相連接，依次將每個(gè)數(shù)據(jù)流文件從所述的易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器。優(yōu)選的，所述的數(shù)據(jù)流傳輸器包括第一地址指針移位寄存器、第二地址指針移位寄存器以及數(shù)據(jù)移位寄存器，所述的第二地址指針移位寄存器，與所述的非易失性存儲(chǔ)器、所述的TAP控制器相連接，接收所述的復(fù)制指令，根據(jù)所述的復(fù)制指令依次選擇非易失性存儲(chǔ)器中每個(gè)第二數(shù)據(jù)流文件對(duì)應(yīng)的地址；所述的第一地址指針移位寄存器，與所述的易失性存儲(chǔ)器、所述的TAP控制器相連接，選擇易失性存儲(chǔ)器中與所述的每個(gè)第二數(shù)據(jù)流文件對(duì)應(yīng)的地址相同的地址；所述的數(shù)據(jù)移位寄存器，與所述的易失性存儲(chǔ)器以及所述的非易失性存儲(chǔ)器相連接，依次將每個(gè)第二數(shù)據(jù)流文件從所述的非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器。本實(shí)用新型的有益效果在于，解決了現(xiàn)有技術(shù)中帶有易失性存儲(chǔ)器諸如SRAM的非易失性FPGA器件僅能實(shí)現(xiàn)將數(shù)據(jù)流文件從EEPROM復(fù)制到SRAM，無法實(shí)現(xiàn)數(shù)據(jù)流文件在EEPROM與SRAM之間的雙向傳輸?shù)募夹g(shù)難題，簡(jiǎn)化了用戶對(duì)帶有易失性存儲(chǔ)器諸如SRAM的非易失性FPGA器件的編程方法，通過FPGA中的控制電路模塊，在外部的指令下，可將易失性存儲(chǔ)器中的數(shù)據(jù)流文件自動(dòng)復(fù)制到非易失性存儲(chǔ)器中，從而完成對(duì)非易失性FPGA的編程，實(shí)現(xiàn)了數(shù)據(jù)流文件在EEPROM與SRAM之間的雙向傳輸，提高了用戶體驗(yàn)。

為了更清楚地說明本實(shí)用新型實(shí)施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對(duì)實(shí)施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡(jiǎn)單地介紹，顯而易見地，下面描述中的附圖僅僅是本實(shí)用新型的一些實(shí)施例，對(duì)于本領(lǐng)域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動(dòng)性的前提下，還可以根據(jù)這些附圖獲得其他的附圖。圖1為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列的結(jié)構(gòu)示意圖；圖2為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列的編程示意圖；圖3為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列的控制電路及接口示意圖；圖4為現(xiàn)場(chǎng)可編程門陣列的控制電路模塊及接口的一種實(shí)施例的示意圖；圖5為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列中數(shù)據(jù)雙向傳輸?shù)碾娐吩砜驁D；圖6為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列中數(shù)據(jù)雙向傳輸?shù)木唧w電路圖。
具體實(shí)施方式
下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有做出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。圖1為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列的結(jié)構(gòu)示意圖，由圖1可知，本實(shí)用新型提供的現(xiàn)場(chǎng)可編程門陣列具體包括:非易失性存儲(chǔ)器100、易失性存儲(chǔ)器200、數(shù)據(jù)接口、數(shù)據(jù)流傳輸器400以及TAP控制器500， 其中，所述的數(shù)據(jù)接口，與所述的TAP控制器相連接，接收編程指令，所述的編程指令用于指示TAP控制器500對(duì)易失性存儲(chǔ)器200和非易失性存儲(chǔ)器100進(jìn)行編程操作。數(shù)據(jù)接口在具體的實(shí)施方式中，可為CPU接口 301和/或JTAG接口 302，易失性存儲(chǔ)器可為SRAM,非易失性存儲(chǔ)器可為EEPROM或閃存。所述的TAP控制器500，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接，根據(jù)所述的編程指令對(duì)所述的易失性存儲(chǔ)器200進(jìn)行編程操作，配置數(shù)據(jù)流文件，根據(jù)所述的編程指令對(duì)所述的非易失性存儲(chǔ)器100進(jìn)行編程操作，配置第二數(shù)據(jù)流文件；所述的數(shù)據(jù)接口，還用于接收復(fù)制指令，所述的復(fù)制指令用于指示將數(shù)據(jù)流文件從易失性存儲(chǔ)器200復(fù)制到所述的非易失性存儲(chǔ)器100，將第二數(shù)據(jù)流文件從非易失性存儲(chǔ)器100復(fù)制到所述的易失性存儲(chǔ)器200 ；所述的數(shù)據(jù)流傳輸器400，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接，根據(jù)所述的復(fù)制指令將數(shù)據(jù)流文件從易失性存儲(chǔ)器200復(fù)制到所述的非易失性存儲(chǔ)器100，將第二數(shù)據(jù)流文件從非易失性存儲(chǔ)器100復(fù)制到所述的易失性存儲(chǔ)器200。圖1顯示了 FPGA中易失性存儲(chǔ)器和非易失性存儲(chǔ)器的一種結(jié)構(gòu)示意圖，在該圖中，非易失性存儲(chǔ)器有兩塊，易失性存儲(chǔ)器有多快，在本實(shí)用新型的其他實(shí)施方式中，根據(jù)實(shí)際使用的不同需求，非易失性存儲(chǔ)器可以設(shè)置成一塊或多塊，其功能主要為存貯數(shù)據(jù)。易失性存儲(chǔ)器除能存貯數(shù)據(jù)外，還可以直接控制邏輯，使FPGA工作。在具體的實(shí)施方式中，易失性存儲(chǔ)器諸如可為SRAM，非易失性存儲(chǔ)器諸如可為EEPROM或閃存。圖2為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列的編程示意圖，圖2顯示了在FPGA中如何進(jìn)行編程。編程可以通過JTAG接口或CPU接口傳輸?shù)木幊讨噶睿蒚AP控制器對(duì)SRAM或EEPROM或閃存直接編程。編程結(jié)束后FPGA會(huì)接受復(fù)制指令，數(shù)據(jù)流文件自動(dòng)從EEPROM復(fù)制到SRAM中，數(shù)據(jù)流文件在EEPROM與SRAM之間進(jìn)行雙向傳輸，之后FPGA可進(jìn)入工作狀態(tài)。圖3為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列的控制電路及接口示意圖，數(shù)據(jù)流文件一旦已存在SRAM中，根據(jù)從JTAG接口或CPU接口傳過來的一個(gè)復(fù)制指令，TAP控制器就可以自動(dòng)將SRAM中的數(shù)據(jù)流文件寫入EEPROM/閃存中。圖4為現(xiàn)場(chǎng)可編程門陣列的控制電路模塊及接口的一種實(shí)施例的示意圖，在該具體實(shí)施方式
中，JTAG接口通過1149.1來實(shí)現(xiàn)，TAP控制器通過復(fù)制模式、P1532、以及CPU模式實(shí)現(xiàn)。數(shù)據(jù)流文件一旦已存在SRAM中，根據(jù)從1149.1JTAG接口或CPU接口傳過來的一個(gè)指令，復(fù)制模式快就可以自動(dòng)將SRAM中的數(shù)據(jù)流文件寫入EEPROM/閃存中。圖5為本實(shí)用新型實(shí)施例提供的一種現(xiàn)場(chǎng)可編程門陣列中數(shù)據(jù)雙向傳輸?shù)碾娐吩砜驁D，由圖5可知，本實(shí)用新型中的數(shù)據(jù)傳輸器400包括第一地址指針移位寄存器ASR、第二地址指針移位寄存器以及數(shù)據(jù)移位寄存器DSR，本實(shí)用新型的EEPROM與SRAM的雙向數(shù)據(jù)傳輸時(shí)，地址指針移位寄存器(AddressShift Register)選擇SRAM和EEPROM中數(shù)據(jù)的地址，要保證是同一地址。通過數(shù)據(jù)移位地址指針移位寄存器(Address Shift Register)實(shí)現(xiàn)數(shù)據(jù)從一方交換到另一方。其中，數(shù)據(jù)流文件從易失性存儲(chǔ)器復(fù)制到非易失性存儲(chǔ)器時(shí)，所述的第一地址指針移位寄存器，與所述的易失性存儲(chǔ)器、所述的TAP控制器相連接，接收所述的復(fù)制指令，根據(jù)所述的復(fù)制指令依次選擇易失性存儲(chǔ)器中每個(gè)數(shù)據(jù)流文件對(duì)應(yīng)的地址；所述的第二地址指針移位寄存器，與所述的非易失性存儲(chǔ)器、所述的TAP控制器相連接，選擇非易失性存儲(chǔ)器中與所述的每個(gè)數(shù)據(jù)流文件對(duì)應(yīng)的地址相同的地址；所述的數(shù)據(jù)移位寄存器，與所述的易失性存儲(chǔ)器以及所述的非易失性存儲(chǔ)器相連接，依次將每個(gè)數(shù)據(jù)流文件從所述的易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器。當(dāng)?shù)诙?shù)據(jù)流文件從非易失性存儲(chǔ)器復(fù)制到易失性存儲(chǔ)器時(shí)，所述的第二地址指針移位寄存器，與所述的非易失性存儲(chǔ)器、所述的TAP控制器相連接，接收所述的復(fù)制指令，接收所述的復(fù)制指令，根據(jù)所述的復(fù)制指令依次選擇非易失性存儲(chǔ)器中每個(gè)第二數(shù)據(jù)流文件對(duì)應(yīng)的地址；所述的第一地址指針移位寄存器，與所述的易失性存儲(chǔ)器、所述的TAP控制器相連接，選擇易失性存 儲(chǔ)器中與所述的每個(gè)第二數(shù)據(jù)流文件對(duì)應(yīng)的地址相同的地址；所述的數(shù)據(jù)移位寄存器，與所述的易失性存儲(chǔ)器以及所述的非易失性存儲(chǔ)器相連接，依次將每個(gè)第二數(shù)據(jù)流文件從所述的非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器。圖5中，SRAM和非易失性存儲(chǔ)器更進(jìn)一步定義為N*M大小的兩維矩陣。地址指針移位寄存器(Address Shift Register)長(zhǎng)度為N+l ;通過數(shù)據(jù)移位寄存器(Data ShiftRegister)長(zhǎng)度為M+1。圖5中顯示的是第η位地址的一排數(shù)據(jù)正在從SRAM中被復(fù)制到非易失性存儲(chǔ)器當(dāng)中。其中，圖6所示的是以第m位單元為例的具體電路原理圖。圖6的電路單元重復(fù)M+1次就構(gòu)成了 DSR，控制信號(hào)決定了 DSR的功能。下面結(jié)合具體的實(shí)施例，詳細(xì)描述本實(shí)用新型的一種現(xiàn)場(chǎng)可編程門陣列。以1149.1來作例子:先通過1149.1(JTAG)接口對(duì)SRAM編程。在編程結(jié)束以后，發(fā)一個(gè)“復(fù)制”指令給復(fù)制控制電路模塊。此控制電路將起動(dòng)從SRAM讀取數(shù)據(jù)并將對(duì)EEPROM進(jìn)行編程。編程接數(shù)后，制控制電路模塊用一個(gè)信號(hào)告知用戶，編程結(jié)束。綜上所述，本實(shí)用新型解決了現(xiàn)有技術(shù)中帶有易失性存儲(chǔ)器諸如SRAM的非易失性FPGA器件僅能實(shí)現(xiàn)將數(shù)據(jù)流文件從EEPROM復(fù)制到SRAM，無法實(shí)現(xiàn)數(shù)據(jù)流文件在EEPROM與SRAM之間的雙向傳輸?shù)募夹g(shù)難題，簡(jiǎn)化了用戶對(duì)帶有易失性存儲(chǔ)器諸如SRAM的非易失性FPGA器件的編程方法，通過FPGA中的控制電路模塊，在外部的指令下，可將易失性存儲(chǔ)器中的數(shù)據(jù)流文件自動(dòng)復(fù)制到非易失性存儲(chǔ)器中，從而完成對(duì)非易失性FPGA的編程，實(shí)現(xiàn)了數(shù)據(jù)流文件在EEPROM與SRAM之間的雙向傳輸，提高了用戶體驗(yàn)。[0040]本領(lǐng)域普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法中的全部或部分流程，可以通過計(jì)算機(jī)程序來指令相關(guān)的硬件來完成，所述的程序可存儲(chǔ)于一般計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，可包括如上述各方法的實(shí)施例的流程。其中，所述的存儲(chǔ)介質(zhì)可為磁碟、光盤、只讀存儲(chǔ)記憶體(Read-Only Memory, ROM)或隨機(jī)存儲(chǔ)記憶體(Random AccessMemory, RAM)等。本實(shí)用新型中應(yīng)用了具體實(shí)施例對(duì)本實(shí)用新型的原理及實(shí)施方式進(jìn)行了闡述，以上實(shí)施例的說明只是用于幫助理解本實(shí)用新型的方法及其核心思想；同時(shí)，對(duì)于本領(lǐng)域的一般技術(shù)人員，依據(jù)本實(shí)用新型的思想，在具體實(shí)施方式
及應(yīng)用范圍上均會(huì)有改變之處，綜上所述，本說明書內(nèi)容不應(yīng)理解為對(duì)本實(shí)用新型的限制。
權(quán)利要求1.一種現(xiàn)場(chǎng)可編程門陣列FPGA，其特征是，所述的FPGA包括非易失性存儲(chǔ)器、易失性存儲(chǔ)器、數(shù)據(jù)接口、數(shù)據(jù)流傳輸器以及TAP控制器， 其中，所述的數(shù)據(jù)接口，與所述的TAP控制器相連接，接收編程指令，所述的編程指令用于指示TAP控制器對(duì)易失性存儲(chǔ)器和非易失性存儲(chǔ)器進(jìn)行編程操作； 所述的TAP控制器，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接，根據(jù)所述的編程指令對(duì)所述的易失性存儲(chǔ)器進(jìn)行編程操作，配置數(shù)據(jù)流文件，根據(jù)所述的編程指令對(duì)所述的非易失性存儲(chǔ)器進(jìn)行編程操作，配置第二數(shù)據(jù)流文件； 所述的數(shù)據(jù)接口，還用于接收復(fù)制指令，所述的復(fù)制指令用于指示將數(shù)據(jù)流文件從易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器，將第二數(shù)據(jù)流文件從非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器； 所述的數(shù)據(jù)流傳輸器，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接，根據(jù)所述的復(fù)制指令將數(shù)據(jù)流文件從易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器，將第二數(shù)據(jù)流文件從非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器。
2.根據(jù)權(quán)利要求1所述的現(xiàn)場(chǎng)可編程門陣列FPGA，其特征是，所述的數(shù)據(jù)接口包括CPU接口和/或JTAG接口。
3.根據(jù)權(quán)利要求1所述的現(xiàn)場(chǎng)可編程門陣列FPGA，其特征是，所述的數(shù)據(jù)流傳輸器包括第一地址指針移位寄存器、第二地址指針移位寄存器以及數(shù)據(jù)移位寄存器， 其中，所述的第一地址指針移位寄存器，與所述的易失性存儲(chǔ)器、所述的TAP控制器相連接，接收所述的復(fù)制指令，根據(jù)所述的復(fù)制指令依次選擇易失性存儲(chǔ)器中每個(gè)數(shù)據(jù)流文件對(duì)應(yīng)的地址； 所述的第二地址指針移位寄存器，與所述的非易失性存儲(chǔ)器、所述的TAP控制器相連接，選擇非易失性存儲(chǔ)器中與所述的每個(gè)數(shù)據(jù)流文件對(duì)應(yīng)的地址相同的地址； 所述的數(shù)據(jù)移位寄存器，與所述的易失性存儲(chǔ)器以及所述的非易失性存儲(chǔ)器相連接，依次將每個(gè)數(shù)據(jù)流文件從所述的易失性存儲(chǔ)器復(fù)制到所述的非易失性存儲(chǔ)器。
4.根據(jù)權(quán)利要求1所述的現(xiàn)場(chǎng)可編程門陣列FPGA，其特征是，所述的數(shù)據(jù)流傳輸器包括第一地址指針移位寄存器、第二地址指針移位寄存器以及數(shù)據(jù)移位寄存器， 所述的第二地址指針移位寄存器，與所述的非易失性存儲(chǔ)器、所述的TAP控制器相連接，接收所述的復(fù)制指令，根據(jù)所述的復(fù)制指令依次選擇非易失性存儲(chǔ)器中每個(gè)第二數(shù)據(jù)流文件對(duì)應(yīng)的地址； 所述的第一地址指針移位寄存器，與所述的易失性存儲(chǔ)器、所述的TAP控制器相連接，選擇易失性存儲(chǔ)器中與所述的每個(gè)第二數(shù)據(jù)流文件對(duì)應(yīng)的地址相同的地址； 所述的數(shù)據(jù)移位寄存器，與所述的易失性存儲(chǔ)器以及所述的非易失性存儲(chǔ)器相連接，依次將每個(gè)第二數(shù)據(jù)流文件從所述的非易失性存儲(chǔ)器復(fù)制到所述的易失性存儲(chǔ)器。
專利摘要本實(shí)用新型實(shí)施例提供了一種現(xiàn)場(chǎng)可編程門陣列，包括非易失性存儲(chǔ)器、易失性存儲(chǔ)器、數(shù)據(jù)接口、數(shù)據(jù)流傳輸器以及TAP控制器，其中，所述的數(shù)據(jù)接口，與所述的TAP控制器相連接，接收編程指令；所述的TAP控制器，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接；所述的數(shù)據(jù)接口，還用于接收復(fù)制指令；所述的數(shù)據(jù)流傳輸器，與所述的非易失性存儲(chǔ)器以及易失性存儲(chǔ)器相連接。解決了現(xiàn)有技術(shù)中帶有易失性存儲(chǔ)器諸如SRAM的非易失性FPGA器件僅能實(shí)現(xiàn)將數(shù)據(jù)流文件從EEPROM復(fù)制到SRAM，無法實(shí)現(xiàn)數(shù)據(jù)流文件在EEPROM與SRAM之間的雙向傳輸?shù)募夹g(shù)難題。
文檔編號(hào)G06F13/16GK203084718SQ20122064623
公開日2013年7月24日 申請(qǐng)日期2012年11月29日 優(yōu)先權(quán)日2012年11月29日
發(fā)明者朱璟輝 申請(qǐng)人:藝倫半導(dǎo)體技術(shù)股份有限公司