專利名稱：一種互連延遲寄生參數的分析方法
技術領域：
本發(fā)明涉及集成電路工藝技術領域，尤其涉及一種互連延遲寄生參數的分析方法。
背景技術：
在深亞微米集成電路制造過程中，其各個制造環(huán)節(jié)均不可避免地存在工藝波動， 從而使得互連幾何參數的實際值與設計值或標稱值發(fā)生偏差，其后果輕則影響電路性能， 重則甚至會影響電路功能。工藝波動是帶有隨機性的，它會直接造成集成電路物理結構的改變。隨著器件尺寸越來越小，寄生參數對于工藝波動的敏感性顯著增加。隨著工藝技術的演進，集成電路設計進入深亞微米(de印-submicron)技術時代， 當元件尺寸越做越小時，工藝波動對于電路性能的影響越來越顯著，造成良率降低。例如 當導線因工藝波動的影響而發(fā)生長度或寬度變化時，導線阻抗或者其他寄生效應相對產生變化，從而導致電路性能改變。這可能使得電路無法正常運作。因此可制造型導向設計 (Design for Manufacturability，DFM)或者良率導向設計(Design for Yield，DFY)，在近年來變成熱門的話題。其主要目的是在設計電路時，就將制造過程中可能發(fā)生的工藝波動現象考慮進來，利用元件參數的變化分析，事先評估對電路性能的影響，期望能設計出有更佳冗余度的電路，以提升良率，降低成本。雖然經過設計人員的不懈努力，工藝已經日趨成熟穩(wěn)定，但是光波的衍射等問題仍然使得加工中存在較大的工藝偏差，直接影響到實際芯片的性能出現漂移。DFM/DFY針對的是芯片的生產良率(Manufacture Yield)，而芯片的在片波動問題，則影響芯片的性能良率(Performance Yield)，即生產出來能夠滿足最初設計指標的芯片占生產芯片總數的比率。在微米工藝加工環(huán)境下，芯片內(甚至晶圓內)基本不存在大的工藝波動， 工藝波動只存在于各個加工批次之間。由于原材料(單晶硅)的性能等因素的不同會出現一些工藝偏差，這些偏差往往可以通過建立不同工作條件的模型、設計時事先就考慮如何保證各個工作條件下都滿足設計指標來控制。這也就是常用的Slow、Typical、!^ast三個常用庫的來源。但是對于納米級工藝，僅僅三個(或有限幾個)工藝庫已經無法涵蓋晶圓內、芯片內較大的工藝波動的影響了，需要建立專門針對于工藝波動的模型，建立針對工藝波動的分析方法，才能得到有效的解決。目前的應對方法，對于物理設計，主要采用的DFM設計手段就是冗余通孔(Multi-Via)、連線散布(Wire Spreading)、金屬填充(Metal Fill)等。所謂冗余通孔就是盡可能采用多個通孔，從而避免一旦通孔的加工出現問題，導致整條線的電學特性出現較大偏差。連線散布是盡量把互連線之間的間距拉開，均勻分布，避免出現局部區(qū)域連線過密。 金屬填充是為了在化學機械拋光(CMP)時保證芯片內各區(qū)域互連線的性能一致性，在金屬密度較低的區(qū)域加入一些浮空(或接地)的金屬線，以滿足金屬密度的設計需求。芯片的在片波動是所有這些設計難點中最難以把握的。目前業(yè)界主要是采用統計靜態(tài)時序分析(Statistical Static Timing Analysis)的方法克服工藝波動(Process Variation)。即假定各個器件之間的工藝參數波動彼此獨立無關，且各個工藝參數的波動呈現正態(tài)分布(或稱為高斯分布)，由此建立各個標準單元器件的統計時序庫(Statistical Timing Library)，再提取互連線的統計性寄生參數(Statistical Parasitics)，對整個設計進行統計時序分析，最終分析出各個時序路徑的性能良率(在給定時鐘周期下，能夠滿足此要求的比率)。但就目前而言，統計時序分析仍處于開發(fā)的初期階段，各個方面尚不成熟，而且統計時序庫也需要芯片生產廠家的進一步確認和支持。本發(fā)明旨在提出一種準確、消耗資源少、速度快的互連延遲寄生參數的分析方法。 并且，本發(fā)明旨在分析不同工藝波動下寄生參數和電路性能產生的變化，提出優(yōu)化工藝條件的方法，最終優(yōu)化電路性能。

發(fā)明內容
本發(fā)明提出一種互連延遲寄生參數的分析方法，其特征在于，包括 步驟一辨認電路的關鍵路徑；
步驟二 提取關鍵路徑的寄生參數；
步驟三分析工藝波動對寄生參數和電路性能的影響。其中，進一步包括，步驟四提出優(yōu)化工藝條件的方法，優(yōu)化電路性能。其中，所述工藝波動指工藝制作流程時，由于工藝條件發(fā)生的漂移，導致工藝參數改變，從而造成的互連線的電學特性波動。其中，所述步驟一中電路的關鍵路徑為在電路中頻繁調用而且延遲過長的電路， 或者產生意外幾率高的線路。其中，所述步驟二中提取關鍵路徑的寄生參數的方法包括以下步驟 步驟1 進行工藝條件的實驗設計；
步驟2 根據實驗設計的設計方案，定義版圖和參數提取所需要的工藝文件； 步驟3 結合電路版圖和工藝文件分別進行集成電路版圖參數的凈提取，得到工藝波動下集成電路版圖的版圖參數；
步驟4 提取集成電路互連延遲寄生參數。其中，所述步驟2中工藝文件包括層信息、物理規(guī)則信息所采用的工藝信息。其中，所述步驟3中版圖參數包括和版圖鄰近效應相關的版圖參數。其中，所述步驟3中工藝文件通過軟件提取和轉化，獲得工藝層文件。其中，所述步驟4中通過軟件提取集成電路后道互連延遲參數，計算出電路的寄生電阻、寄生電容、寄生電感。本發(fā)明旨在提出一種準確、消耗資源少、速度快的互連延遲寄生參數的分析方法。 本發(fā)明還提出優(yōu)化工藝條件的方法，最終優(yōu)化電路性能。


圖1為本發(fā)明互連延遲寄生參數的分析方法并優(yōu)化電路性能的示意圖。圖2為本發(fā)明互連延遲寄生參數的分析方法的流程圖。
具體實施方式
結合以下具體實施例和附圖，對本發(fā)明作進一步的詳細說明，本發(fā)明的保護內容不局限于以下實施例。在不背離發(fā)明構思的精神和范圍下，本領域技術人員能夠想到的變化和優(yōu)點都被包括在本發(fā)明中，并且以所附權利要求書為保護范圍。如圖2所示，本發(fā)明提出一種互連延遲寄生參數的分析方法，包括 步驟一辨認電路的關鍵路徑；
步驟二 提取關鍵路徑的寄生參數；
步驟三分析工藝波動對寄生參數和電路性能的影響。其中，還進一步包括，步驟四根據分析情況作出判斷，提出優(yōu)化工藝條件的方法， 優(yōu)化電路性能，得到更好的器件。在現有工藝中，工藝波動是指工藝制作流程時，由于工藝條件發(fā)生的漂移，導致工藝參數改變，從而造成的互連線的電學特性波動。如圖1所示，本實施例互連延遲寄生參數的分析方法并優(yōu)化電路性能。(1)首先分析電路，得到電路的關鍵路徑。電路的關鍵路徑是指在電路中頻繁調用，而且延遲過長，或者產生意外的幾率比較大的線路。從不同的角度思考，可以得到不同的關鍵路徑。比如在一個數字集成電路中，一條路徑由若干單元和線網組成，路徑的起點和終點一般是觸發(fā)器/鎖存器或I/ 0元胞。路徑時延指的是信號經過該路徑的時間間隔， 它包括兩部分邏輯門本身的門延遲和連線電阻電容引起的延遲(連線延遲在很大程度上與布局有關，而且它在路徑延遲中所占比例呈上升趨勢，可高達70% 80%)。(2)其次，提取關鍵路徑的寄生參數；其中，包括如下步驟 (a)進行工藝條件的實驗設計DoE (Design of Experiments)。(b)根據DoE實驗的設計方案，定義版圖和參數，通過Techgen (RCgen)軟件提取所需要的工藝文件Techfile (technology files)。工藝文件中中定義了層信息、物理規(guī)則信息等等所采用工藝的信息。(C)結合電路版圖和Techfile分別進行集成電路版圖參數的凈提取。進而得到工藝波動下，集成電路版圖的版圖參數，版圖參數包括和版圖鄰近效應相關的版圖參數。由于受工藝波動影響，單位互連線總電阻、總電容和總電感可以表示為
權利要求
1.一種互連延遲寄生參數的分析方法，其特征在于，包括步驟一辨認電路的關鍵路徑；步驟二 提取關鍵路徑的寄生參數；步驟三分析工藝波動對寄生參數和電路性能的影響。
2.如權利要求1所述的互連延遲寄生參數的分析方法，其特征在于，進一步包括，步驟四提出優(yōu)化工藝條件的方法，優(yōu)化電路性能。
3.如權利要求1所述互連延遲寄生參數的分析方法，其特征在于，所述工藝波動指工藝制作流程時，由于工藝條件發(fā)生的漂移，導致工藝參數改變，從而造成的互連線的電學特性波動。
4.如權利要求1所述互連延遲寄生參數的分析方法，其特征在于，所述步驟一中電路的關鍵路徑為在電路中頻繁調用而且延遲過長的電路，或者產生意外幾率高的線路。
5.如權利要求1所述互連延遲寄生參數的分析方法，其特征在于，所述步驟二中提取關鍵路徑的寄生參數的方法包括以下步驟步驟1 進行工藝條件的實驗設計；步驟2 根據實驗設計的設計方案，定義版圖和參數提取所需要的工藝文件；步驟3 結合電路版圖和工藝文件分別進行集成電路版圖參數的凈提取，得到工藝波動下集成電路版圖的版圖參數；步驟4 提取集成電路互連延遲寄生參數。
6.如權利要求5所述互連延遲寄生參數的分析方法，其特征在于，所述步驟2中工藝文件包括層信息、物理規(guī)則信息所采用的工藝信息。
7.如權利要求5所述互連延遲寄生參數的分析方法，其特征在于，所述步驟3中版圖參數包括和版圖鄰近效應相關的版圖參數。
8.如權利要求5所述互連延遲寄生參數的分析方法，其特征在于，所述步驟3中工藝文件通過軟件提取和轉化，獲得工藝層文件。
9.如權利要求5所述互連延遲寄生參數的分析方法，其特征在于，所述步驟4中通過軟件提取集成電路后道互連延遲參數，計算出電路的寄生電阻、寄生電容、寄生電感。
全文摘要
本發(fā)明公開了一種互連延遲寄生參數的分析方法，包括以下步驟辨認電路的關鍵路徑；提取關鍵路徑的寄生參數；分析工藝波動對寄生參數和電路性能的影響。本發(fā)明旨在提出一種準確、消耗資源少、速度快的互連延遲寄生參數的分析方法，適用于22nm—180nm標準工藝的金屬氧化物半導體場效晶體管。
文檔編號G06F17/50GK102508975SQ20111036047
公開日2012年6月20日 申請日期2011年11月15日 優(yōu)先權日2011年11月15日
發(fā)明者任錚, 張孟迪, 李曦, 汪明娟, 石艷玲, 胡少堅, 陳壽面 申請人:上海集成電路研發(fā)中心有限公司, 華東師范大學