專利名稱：集成電路及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體元件，尤其涉及包含虛置結(jié)構(gòu)(dummy structures)的集成電路及形成集成電路的方法。
背景技術(shù)：
半導(dǎo)體集成電路(IC)工業(yè)已經(jīng)歷快速的成長(zhǎng)。集成電路材料與設(shè)計(jì)上的技術(shù)發(fā)展已產(chǎn)生出數(shù)個(gè)集成電路世代(generations of ICs)，其中每一世代相較于前一世代具有更小且更復(fù)雜的電路。然而，這些進(jìn)展已增加集成電路的處理與制造的復(fù)雜度，為了使這些進(jìn)展得以實(shí)現(xiàn)，需要在集成電路的處理與制作上有相似的發(fā)展。在集成電路的發(fā)展過(guò)程中，功能性密度(functional density) (S卩，每芯片面積的內(nèi)連線元件的數(shù)目)已普遍地增加，而幾何尺寸(geometry size)(即，使用工藝所能制作的最小的元件或線路)已減小。此縮小化工藝一般借著增加生產(chǎn)效率及降低相關(guān)成本而提供利益。這樣的縮小化還產(chǎn)生相對(duì)高的功率損耗值(power dissipation value)，其可借由使用低功率損耗元件而解決，例如是互補(bǔ)式金屬氧化物半導(dǎo)體(CMOS)元件。在集成電路中，虛置圖案(dummy patterns)設(shè)置于相鄰于核心區(qū)(core area)的邊界區(qū)(boundary region)。虛置圖案的設(shè)置是為了減低工藝負(fù)載效應(yīng)(process loading effect)及/或晶體管效能變異(transistor performance variations)。申請(qǐng)人發(fā)現(xiàn)在邊緣區(qū)(edge region)中，晶體管的溝道在溝道寬度的方向上可看到空白區(qū)(blank area), 其不具有任何的虛置圖案或功能性晶體管圖案。在空白區(qū)中，形成有淺溝槽絕緣(STI)結(jié)構(gòu)，并具有一大區(qū)域。淺溝槽絕緣結(jié)構(gòu)對(duì)晶體管的溝道施加應(yīng)變。受應(yīng)變的溝道影響晶體管的操作電流(operation current)。由于設(shè)置于邊緣區(qū)中的晶體管可能遭受不同的應(yīng)變， 因此晶體管的操作電流可能是多樣化，且落于預(yù)定的規(guī)格之外。當(dāng)晶體管的尺寸縮小化時(shí)， 應(yīng)變溝道效應(yīng)(strained-channel effect)甚至變得更嚴(yán)重。申請(qǐng)人:還發(fā)現(xiàn)不具有任何的虛置圖案或功能性晶體管圖案的空白區(qū)還可能導(dǎo)致 M^i^li'kMWitM^l^kM (dual contact etch stop layer boundary effect)。^X 藝期間，通常將應(yīng)力層(stress layer)設(shè)置于空白區(qū)中，應(yīng)力層的設(shè)置用以對(duì)η型金屬氧化物半導(dǎo)體(NMOS)晶體管提供拉伸應(yīng)力。空白區(qū)中的應(yīng)力層可影響施加至設(shè)置于鄰近核心區(qū)的邊緣的NMOS晶體管與PMOS晶體管的拉伸應(yīng)力與壓縮應(yīng)力。由前述可知，業(yè)界急需包含虛置圖案的集成電路及形成基底電路的方法。

發(fā)明內(nèi)容
為了解決現(xiàn)有技術(shù)的問(wèn)題，本發(fā)明一實(shí)施例提供一種集成電路，包括一核心區(qū)， 具有至少一邊緣區(qū)；多個(gè)晶體管，設(shè)置于該邊緣區(qū)之中；以及多個(gè)虛置結(jié)構(gòu)，鄰接該至少一邊緣區(qū)而設(shè)置，其中所述多個(gè)晶體管的每一溝道在一溝道寬度方向上面向所述多個(gè)虛置結(jié)構(gòu)的至少其中之一。本發(fā)明一實(shí)施例提供一種集成電路的形成方法，包括形成多個(gè)虛置結(jié)構(gòu)，其中所述多個(gè)虛置圖案鄰接該集成電路的一核心區(qū)的至少一邊緣區(qū)而設(shè)置；以及于該核心區(qū)的該至少一邊緣區(qū)中形成多個(gè)晶體管，其中所述多個(gè)晶體管的每一溝道在一溝道寬度方向上面向至少一個(gè)所述多個(gè)虛置結(jié)構(gòu)。本發(fā)明的施加至晶體管的每一溝道的應(yīng)變應(yīng)力可依需求而控制。


圖1顯示一實(shí)施例中的包含核心區(qū)的集成電路。圖2顯示圖1實(shí)施例中，核心區(qū)110的一邊緣區(qū)的部分放大圖。圖3顯示圖1實(shí)施例中，核心區(qū)110的另一邊緣區(qū)的部分放大圖。圖4顯示晶體管的操作電流的變化。圖5顯示根據(jù)本發(fā)明一實(shí)施例形成包含多個(gè)虛置結(jié)構(gòu)的集成電路的方法流程圖。圖6顯示一實(shí)施例中，包含設(shè)置于基底板上的集成電路的系統(tǒng)。其中，附圖標(biāo)記說(shuō)明如下100 集成電路；110 核心區(qū)；110a、110b、110c、110d 邊緣；120 邊界區(qū)；210、211、212、213、214、215、216、217、310、311、312、317 晶體管；210a、211a、212a、213a、214a、215a、216a、217a、310a、311a、312a、317a 溝道；215、315 虛置結(jié)構(gòu)；220、230、320、330、340 虛置圖案；221a、222a、223a、224a、225a、226a、227a、23 la、232a、233a、234a、235a、236a、 237a、32 la、322a、323a、324a、325a、326a、327a、33 la、332a、333a、334a、335a、336a、337a、 341a、342a、343a 氧化層定義虛置圖案；221b、222b、223b、224b、225b、226b、231b、232b、233b、234b、235b、236b、237b、 321b、322b、323b、324b、325b、326b、331b、332b、333b、334b、335b、336b、337b、341b、342b、
343b、:344b 柵極虛置圖案
500 方法；
510,520 步驟；
600 系統(tǒng)；
601 基底板；
602 集成電路；
605 凸塊；
A、B 曲線。
具體實(shí)施例方式
可了解的是，以下的揭示內(nèi)容提供許多用以執(zhí)行本揭示書的不同特征的不同的實(shí)施例或例子。以下所述的元件的特定例子與排列方式為了簡(jiǎn)化此揭示書。當(dāng)然，這些僅為實(shí)施例而非用以限制本發(fā)明。此外，本發(fā)明揭示書可能在不同實(shí)施例中重復(fù)使用標(biāo)記及/或標(biāo)示。此重復(fù)僅為了簡(jiǎn)化與清楚化，其本身并非代表所討論的各種實(shí)施例及/或結(jié)構(gòu)之間具有關(guān)聯(lián)。另外，以下述及一結(jié)構(gòu)形成在另一結(jié)構(gòu)之上、連接至另一結(jié)構(gòu)、及/或耦接至另一結(jié)構(gòu)時(shí)，可包括所形成的結(jié)構(gòu)直接接觸的實(shí)施例，且也可包括附加的結(jié)構(gòu)夾置于上述結(jié)構(gòu)之間的實(shí)施例，而使得所形成的結(jié)構(gòu)并非直接接觸。此外，空間上的相對(duì)關(guān)系用語(yǔ)， 例如“較低(lower)”、“較高(upper)”、“水平(horizontal) ”、“垂直(vertical) ”、“在上 (above) ”、“在下(below) ”、“上(up)，，、“下(down) ”、“頂(top) ”、“底(bottom) ”等及其衍生詞(例如，“水平地(horizontally)”、“ 向下地(downwardly) ”、向上地(upwardly)等等) 用以簡(jiǎn)化本揭示書中的結(jié)構(gòu)與另一結(jié)構(gòu)之間的關(guān)系的敘述?？臻g上的相對(duì)關(guān)系用語(yǔ)涵蓋包括這些結(jié)構(gòu)的元件的不同取向(orientation)。圖1顯示一實(shí)施例中的包含核心區(qū)的集成電路。在圖1中，集成電路100可包括核心區(qū)110。邊界區(qū)(boundary region) 120可圍繞核心區(qū)110而設(shè)置。核心區(qū)110可包括至少一邊緣(edge)，例如是邊緣IlOa-IlOd0邊緣IlOa-IlOd是定義來(lái)分隔核心區(qū)110與邊界區(qū)120。在一些實(shí)施例中，集成電路100可為靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)電路、埋入式 SRAM電路、動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)電路、埋入式DRAM電路、非易失性存儲(chǔ)器電路(例如，快閃存儲(chǔ)器(FLASH)、程序可編程只讀存儲(chǔ)器(EPROM)、程序可編程可擦除只讀存儲(chǔ)器(E2PROM))、場(chǎng)可編程?hào)艠O電路(field-programmable gate circuit)、數(shù)字邏輯電路 (digital logic circuit)、模擬電路(analog circuit)、混合信號(hào)電路(mixed signal circuit)、或其他電路。在一些實(shí)施例中，核心區(qū)110可包括集成電路100的大抵所有的功能性元件、晶體管、及電路。邊界區(qū)120處的電路可包括至少一輸入/輸出(1/0)電路。在一些實(shí)施例中，集成電路100包括多個(gè)虛置結(jié)構(gòu)(未顯示)，其鄰接于鄰接其中一邊緣(IlOa-IlOd)中的至少一邊緣區(qū)(edge region)而設(shè)置。虛置結(jié)構(gòu)可例如包括氧化層定義層虛置圖案(0D dummy patterns)、柵極虛置圖案、阱虛置圖案(well dummy patterns)、金屬虛置圖案、其他虛置圖案、或前述的組合。多個(gè)晶體管(未顯示)可設(shè)置于至少一邊緣區(qū)中。每一晶體管具有晶體管溝道 (transistor charmel) 。白勺*一肖itii^itiiSAt^ (channel width direction) 上面向至少一虛置結(jié)構(gòu)。在一些實(shí)施例中，虛置結(jié)構(gòu)可包括單一行虛置圖案(single row dummy patterns)。在其他實(shí)施例中，虛置結(jié)構(gòu)可包括單一列虛置圖案(single column dummy patterns)。晶體管的每一溝道在溝道寬度方向可面向至少一單一行虛置圖案。既然晶體管的每一溝道可借由鄰近的虛置圖案及/或功能性晶體管圖案而限制，施加至晶體管的每一溝道的應(yīng)變應(yīng)力可依需求而控制。圖2顯示圖1實(shí)施例中，核心區(qū)110的一邊緣區(qū)的部分放大圖。僅為解釋用，圖2 顯示氧化層定義層(oxide definition layer,OD layer)及柵極層的圖案。在圖2中，鄰接核心區(qū)110的邊緣IlOa的邊緣區(qū)(未標(biāo)示)可包括多個(gè)晶體管，例如晶體管210-217。晶體管210-217可包括多個(gè)氧化層定義圖案(ODpatterns)(未標(biāo)示)及柵極電極(未標(biāo)示)。 每一晶體管210-217可具有一溝道，例如分別為溝道210a-217a。溝道210a_217a是由氧化層定義圖案及柵極電極的重疊而定義。溝道210a_217a可具有相同的溝道寬度方向，其為圖 2 中的縱向(vertical direction)。請(qǐng)參照?qǐng)D2，虛置結(jié)構(gòu)215可包括多個(gè)第一虛置圖案220及多個(gè)第二虛置圖案230。多個(gè)第一虛置圖案220可鄰接核心區(qū)110的邊緣區(qū)而設(shè)置。多個(gè)第二虛置圖案230 可鄰接第一虛置圖案220而設(shè)置。在一些實(shí)施例中，虛置圖案220及230可包括氧化層定義虛置圖案(0D dummy patterns)、柵極虛置圖案、阱虛置圖案、金屬虛置圖案、其他材料層的虛置圖案、或前述的組合。在圖2所示的實(shí)施例中，虛置圖案220可包括氧化層定義虛置圖案221a-227a及柵極虛置圖案221b_2^b。虛置圖案230可包括氧化層定義虛置圖案 231a-237a及柵極虛置圖案231b_237b。氧化層定義虛置圖案221a_227a與231a_237a的形狀可為正方形、長(zhǎng)方形、三角形、圓形、橢圓形、六角形、八角形、其他所需形狀、或前述的組合。在圖2中，每一虛置圖案220及230顯示兩行(row)的氧化層定義虛置圖案，但本發(fā)明實(shí)施例不限于此。在一些實(shí)施例中，虛置圖案220及230可具有相同行數(shù)的氧化層定義虛置圖案。在其他實(shí)施例中，每一虛置圖案220及230可包括單一行的氧化層定義虛置圖案或多于兩行的氧化層定義虛置圖案。在另外的其他實(shí)施例中，每一柵極虛置圖案221b-2^5b 及231b-237b可為單一的連續(xù)柵極虛置圖案或數(shù)個(gè)分離的柵極虛置圖案。請(qǐng)參照?qǐng)D2，氧化層定義虛置圖案221a_227a可分別不與氧化層定義虛置圖案 231a-237a對(duì)齊。在一些實(shí)施例中，柵極虛置圖案221b_227b可大抵分別面向氧化層定義虛置圖案231a-236a的中心。在其他實(shí)施例中，柵極虛置圖案221b_227b可分別輕微地偏離氧化層定義虛置圖案231a-236a的中心。請(qǐng)?jiān)賲⒄請(qǐng)D2，每一溝道210a_217a在溝道寬度方向上可面向其中一虛置圖案220 或其中一虛置圖案230。在一些實(shí)施例中，溝道21h、213a、及217a可分別面向氧化層定義虛置圖案22fe、2Ma、及221a。溝道210a、211a、2Ha、215a、及216a可分別面向氧化層定義虛置圖案236a、2;35a、233a、232a、及231a。在其他實(shí)施例中，溝道2Ua、213a、及217a可分別面向柵極虛置圖案234b、233b、及237b。溝道210a、211a、2Ha、215a、及216a可分別面向柵極虛置圖案 22mK225b、22;3b、222b、及 221b。如所述，每一溝道210a_217a可由鄰近的虛置圖案及/或功能性晶體管圖案而局限。例如，溝道21 可由氧化層定義虛置圖案22 及鄰近的晶體管210、211、213、及/或 218的圖案所局限。施加至溝道221a的應(yīng)變應(yīng)力可依需求而控制。氧化層定義間隔效應(yīng) (0D spacing effect)可因而減小。還可發(fā)現(xiàn)虛置結(jié)構(gòu)215的使用可減小阱鄰近效應(yīng)(well proximity effect)及/或雙接觸孔蝕刻停止層邊界效應(yīng)(dual CESL boundary effect)。應(yīng)注意的是，上述結(jié)合圖2所述的虛置圖案220及230僅為特定例子。在一些實(shí)施例中，附加的虛置圖案(未顯示)可鄰接虛置圖案230而設(shè)置。附加的虛置圖案可具有與虛置圖案230相似的圖案。附加虛置圖案(單個(gè)或多個(gè))可不與虛置圖案230對(duì)齊。圖3顯示圖1實(shí)施例中，核心區(qū)110的另一邊緣區(qū)的部分放大圖。圖3中與圖2 相同的元件是以與圖2相同的標(biāo)記加上100而標(biāo)示。在圖3中，多個(gè)虛置圖案340可設(shè)置于核心區(qū)110的邊緣區(qū)中。在一些實(shí)施例中，虛置圖案340可設(shè)置于兩晶體管之間，例如是晶體管312及317。虛置圖案340可配置成局限住晶體管312、317、及/或在虛置圖案340 之下的晶體管(未顯示)。在一些實(shí)施例中，虛置圖案340可包括氧化層定義虛置圖案、柵極虛置圖案、阱虛置圖案、其他虛置圖案、或前述的組合。在顯示于圖3的實(shí)施例中，虛置圖案340可包括氧化層定義虛置圖案;Mla-343a及柵極虛置圖案341b-344b。氧化層定義虛置圖案341a-343a可大抵分別與氧化層定義虛置圖案32^-32 對(duì)齊。柵極虛置圖案341b-344b可大抵分別與柵極虛置圖案322b-324b及321b對(duì)齊。應(yīng)注意的是，上述與氧化層定義虛置圖案及柵極虛置圖案341b-344b有關(guān)的敘述僅為特定例子。在一些實(shí)施例中，氧化層定義虛置圖案341a-343a可分別不與氧化層定義虛置圖案對(duì)齊。柵極虛置圖案341b-344b 可大抵分別不與柵極虛置圖案322b-324b及321b對(duì)齊。圖4顯示晶體管的操作電流(operation current)的變化。在圖4中，縱軸代表累積比例(cumulative percentage)，而橫軸代表晶體管的操作電流(Idsat)。如所述，設(shè)置于公知集成電路的邊緣區(qū)中的晶體管面向空白區(qū)，其于溝道寬度方向上不具有任何的虛置圖案?？瞻讌^(qū)可能對(duì)晶體管的溝道造成應(yīng)變而導(dǎo)致晶體管的操作電流(Idsat)的變異?；趹?yīng)變應(yīng)力，晶體管的操作電流(Idsat)變異是增加的，如圖4中的曲線A所示。相反地，本發(fā)明實(shí)施例的每一晶體管的溝道可面向至少一虛置結(jié)構(gòu)，如以上配合圖1-圖3所述。設(shè)置于邊緣區(qū)的晶體管的溝道可依需求而限制。圖4中的曲線B代表本發(fā)明一實(shí)施例的晶體管的操作電流IdsatW變異。如圖所示，曲線B具有較曲線A大的斜率。圖5顯示根據(jù)本發(fā)明一實(shí)施例形成包含多個(gè)虛置結(jié)構(gòu)的集成電路的方法流程圖。 在圖5中，用以形成集成電路的方法500可包括形成多個(gè)虛置結(jié)構(gòu)。多個(gè)虛置結(jié)構(gòu)可鄰接集成電路的核心區(qū)的至少一邊緣區(qū)而設(shè)置(步驟510)。方法500可還包括形成多個(gè)晶體管，其設(shè)置于核心區(qū)的至少一邊緣區(qū)之中。晶體管的每一溝道在溝道寬度方向上面向多個(gè)虛置結(jié)構(gòu)的至少其中之一(步驟520)。上述與圖2有關(guān)的形成集成電路100的實(shí)施例中，步驟510可包括形成虛置圖案 221a-227a及 221b-226b 與虛置圖案 231a_237a及 231b_237b。如所述，虛置圖案 221a_227a 及221b-226b鄰接集成電路100的核心區(qū)110的至少一邊緣區(qū)而設(shè)置。虛置圖案231a-237a 及231b-237b分別鄰接于虛置圖案221a-227a及221b-226b而設(shè)置，且分別不與虛置圖案 221a-227a及221b_226b對(duì)齊。晶體管210-217的每一溝道在溝道寬度方向上面向至少一虛置圖案221a-227a及221b_226b或至少一虛置圖案231a_237a及231b_237b。在一些實(shí)施例中，虛置圖案221a-227a、221b-2^b、231a-237a、及 231b_237b 可形成于基底(未顯示)之上及/或之中?；卓砂ㄔ匕雽?dǎo)體材料、化合物半導(dǎo)體材料、合金半導(dǎo)體材料、其他適合的材料、或前述的組合。元素半導(dǎo)體材料可包括結(jié)晶(crystal)、 多晶(polycrystalline)、或非晶(amorphous)結(jié)構(gòu)的硅或鍺?；衔锇雽?dǎo)體材料可包括碳化硅、砷化鎵、磷化鎵、磷化銦、砷化銦、或銻化銦。合金半導(dǎo)體材料可包括SiGe、GaAsP, AlInAs、AlGaAs、feiInAs、feanP、或feilnAsP。在一實(shí)施例中，合金半導(dǎo)體材料可具有梯度的 SiGe結(jié)構(gòu)，其中Si與Ge的成分自一位置的一比例而于另一位置改變成另一比例。在其他實(shí)施例中，合金SiGe形成于硅基底之上。在其他實(shí)施例中，SiGe基底是受應(yīng)變。另外，半導(dǎo)體基底可為絕緣層上覆半導(dǎo)體，例如是絕緣層上覆硅(SOI)或薄膜晶體管(TFT)。在一些例子中，半導(dǎo)體基底可包括摻雜外延層(doped epitaxial layer)或埋入層(buried layer) 0 在其他例子中，化合物半導(dǎo)體基底可具有多層結(jié)構(gòu)，或基底可包括多層化合物半導(dǎo)體結(jié)構(gòu)。在一些實(shí)施例中，氧化層定義虛置圖案221a_227a及231a_237a與晶體管210-217 的氧化層定義圖案可于基底上定義。氧化層定義虛置圖案221a-227a及231a_237a與晶體管210-217的氧化層定義圖案由隔離材料(未顯示)所圍繞。隔離材料可電性隔離核心區(qū) 110中的晶體管210-217中的兩鄰近氧化層定義圖案。隔離材料可包括淺溝槽絕緣(STI)結(jié)構(gòu)、局部硅氧化(LOCOS)結(jié)構(gòu)、其他隔離結(jié)構(gòu)、或前述的組合。隔離材料可例如由STI工藝、LOCOS工藝、或前述的組合而形成。在一些實(shí)施例中，可于基底之上或之中定義虛置阱圖案(未顯示)及晶體管 210-217的阱圖案。虛置阱圖案及晶體管210-217的阱圖案的定義可于氧化層定義虛置圖案221a-227a及231a_237a與晶體管210-217的氧化層定義圖案形成之前或之后進(jìn)行。在一些實(shí)施例中，虛置阱圖案及晶體管210-217的阱圖案可以任何適合的工藝形成，例如離子注入及/或快速熱工藝(RTP)以活化摻雜區(qū)。在一些實(shí)施例中，虛置柵極圖案22113-22 及231b_237b、及晶體管210-217的柵極電極可形成于基底之上。虛置柵極圖案221b-226b及231b-237b、及晶體管210-217的柵極電極可包括一或更多種材料，包括多晶硅、Ti、TiN, TaN, Ta、TaC, TaSiN, W、WN、MoN, MoON, RuO2、及/或其他適合的材料。虛置柵極圖案221b-226b及231b_237b、及晶體管210-217 的柵極電極可包括一或更多的材料層，其借由物理氣相沉積(PVD)、化學(xué)氣相沉積(CVD)、 原子層沉積(ALD)、電鍍、及/或其他適合的工藝而形成。沉積層可例如借由光刻工藝及/ 或蝕刻工藝而定義，用以形成虛置柵極圖案221b-226b及231b-237b、及晶體管210-217的柵極電極。在其他實(shí)施例中，虛置柵極圖案22113-22 及231b_237b、及晶體管210-217的柵極電極可包括功函數(shù)金屬層，而使其提供金屬柵極的N金屬功函數(shù)或P金屬功函數(shù)。 P型功函數(shù)材料包括的成分例如是釕(ruthenium)、鈀(palladium)、鉬(platinum)、鈷 (cobalt)、鎳、導(dǎo)電金屬氧化物、及/或其他適合的材料。N型功函數(shù)材料包括的成分例如是鉿(hafnium)、鋯(zirconium)、鈦、鉭(tantalum)、鋁、金屬碳化物(例如，碳化鉿、碳化鋯、 碳化鈦、碳化鋁)、鋁化物(aluminides)、及/或其他適合的材料。在一些實(shí)施例中，可于晶體管210-217的氧化層定義圖案與柵極電極之間形成至少一柵極介電層(未顯示)。柵極介電層可包括單層或多層結(jié)構(gòu)。在具有多層結(jié)構(gòu)的實(shí)施例中，柵極介電層可包括界面介電層及高介電常數(shù)介電層。界面介電層可以任何適合的工藝形成至任何適合的厚度。例如，界面介電層的材質(zhì)可包括氧化硅、氮化硅、氮氧化硅、其他柵極介電材料、及/或前述的組合。界面介電層可借由熱工藝、CVD工藝、ALD工藝、外延工藝(epitaxial processes)、及/或前述的組合而形成。高介電常數(shù)介電層可形成于界面介電層之上。高介電常數(shù)介電層可包括高介電常數(shù)材料，例如是Hf02、HfSiO、HfSiON、HfTaO, HfTiO, Hf7r0、其他適合的高介電常數(shù)材料、 及/或前述的組合。高介電常數(shù)介電層可進(jìn)一步選自金屬氧化物、金屬氮化物、金屬硅酸鹽(metal silicates)、過(guò)渡金屬氧化物(transition metal-oxides)、過(guò)渡金屬氮化物、過(guò)渡金屬硅酸鹽、金屬氮氧化物、金屬鋁酸鹽(metal aluminates)、鋯硅酸鹽、鋯鋁酸鹽、氧化硅、氮化硅、氮氧化硅、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適合的材料、及/或前述的組合。高介電常數(shù)介電層可借由任何適合的工藝而形成，例如 ALD、CVD、PVD、RPCVD, PECVD, M0CVD、濺鍍(sputtering)、電鍍、其他適合的工藝、及 / 或前述的組合。在一些實(shí)施例中，可于晶體管210-217的氧化層定義圖案中形成晶體管210-270 的源極/漏極區(qū)(S/D)。例如，進(jìn)行至少一離子注入工藝以于晶體管210-270的源極/漏極區(qū)中注入離子。源極/漏極區(qū)可為η型的源極/漏極區(qū)或ρ型的源極/漏極區(qū)。η型的源極/漏極區(qū)可具有例如是砷(As)、磷(P)、其他五族元素、或前述的組合的摻雜物(dopants)。 P型的源極/漏極區(qū)可具有例如是硼(B)或其他三族元素的摻雜物。在實(shí)施例中，在離子注入工藝之后，可進(jìn)行熱工藝及/或快速熱工藝。在實(shí)施例中，可于晶體管210-217的柵極電極上形成介電材料、介層窗插塞(via plugs)、金屬區(qū)、及/或金屬線路以用作內(nèi)連線。介電層的材質(zhì)可例如包括氧化硅、氮化硅、 氮氧化硅、低介電常數(shù)材料、超低介電常數(shù)材料、或前述的組合。介層窗插塞、金屬區(qū)、及/ 或金屬線路的材質(zhì)可例如包括鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、硅化鎳、硅化鈷、其他適合的導(dǎo)電材料、及/或前述的組合。介層窗插塞、金屬區(qū)、及/或金屬線路可借由任何適合的工藝而形成，例如是沉積工藝、光刻工藝、蝕刻工藝、及/或前述的組合。應(yīng)注意的是，上述與圖5有關(guān)的形成包含虛置結(jié)構(gòu)的集成電路的方法500僅為特定例子。在一些實(shí)施例中，方法500可包括定義附加的虛置圖案(未顯示)，其可鄰接虛置圖案230而設(shè)置。附加虛置圖案可具有相似于虛置圖案230的圖案。附加虛置圖案(單個(gè)或多個(gè))可不與虛置圖案230對(duì)齊。附加虛置圖案可借由形成虛置圖案220及230的工藝而形成。在上述與圖3有關(guān)的形成集成電路100的實(shí)施例中，方法500可還包括定義虛置圖案340，其可設(shè)置于兩晶體管(例如，晶體管312及317)之間。虛置圖案340可配置成局限住晶體管312、317、及/或在虛置圖案340之下的晶體管(未顯示)。虛置圖案340可借由形成虛置圖案320及330的工藝而形成。圖6顯示一實(shí)施例中，包含設(shè)置于基底板(substrate board)上的集成電路的系統(tǒng)。在圖6中，系統(tǒng)600可包括設(shè)置于基底板601上的集成電路602?；装?01可包括印刷電路板(PCB)、印刷線路板、及/或其他可承載集成電路的承載基板。集成電路602可包括虛置結(jié)構(gòu)，其相似于上述與圖1-圖3有關(guān)的虛置圖案。集成電路602可與基底板電性耦接。在實(shí)施例中，集成電路602可通過(guò)凸塊605而與基底板601電性耦接。在其他實(shí)施例中，集成電路602可通過(guò)焊線連接(wire bonding)而與基底板601電性耦接。系統(tǒng)600可為電子系統(tǒng)的一部分，電子系統(tǒng)例如是電腦、無(wú)線通訊元件、電腦相關(guān)周邊設(shè)備(computer-related peripherals)、娛樂(lè)元件、或其相似物。在一些實(shí)施例中，系統(tǒng)600包括可于一集成電路中提供整個(gè)系統(tǒng)的集成電路602， 即所稱的單芯片系統(tǒng)(system on chip, S0C)或單集成電路系統(tǒng)(system on integrated circuit, S0IC)元件。這些SOC元件可例如于單一集成電路中提供執(zhí)行行動(dòng)電話 (cell phone)、個(gè)人數(shù)字助理(PDA)、數(shù)字錄像機(jī)(digital VCR)、數(shù)字?jǐn)z像機(jī)(digital camcorder)、數(shù)碼相機(jī)(digital camera)、MP3播放器(MP3 player)、或其相似物所需的所有電路。如上述，本發(fā)明的一第一實(shí)施例提供包含虛置結(jié)構(gòu)的集成電路。集成電路包括核心區(qū)。核心區(qū)具有至少一邊緣區(qū)。多個(gè)晶體管設(shè)置于邊緣區(qū)中。多個(gè)虛置圖案鄰接至少一邊緣區(qū)而設(shè)置。晶體管的每一溝道在溝道寬度方向上面向至少一虛置結(jié)構(gòu)。在一第二實(shí)施例中，用以形成集成電路的方法包括形成多個(gè)虛置結(jié)構(gòu)。多個(gè)虛置結(jié)構(gòu)鄰接集成電路的核心區(qū)的至少一邊緣區(qū)而設(shè)置。在核心區(qū)的至少一邊緣區(qū)中形成及設(shè)置有多個(gè)晶體管。晶體管的每一溝道在溝道寬度方向上面向多個(gè)虛置結(jié)構(gòu)的至少其中之
雖然本發(fā)明已以數(shù)個(gè)優(yōu)選實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作任意的更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍當(dāng)視所附的權(quán)利要求所界定的范圍為準(zhǔn)。
權(quán)利要求
1.一種集成電路，包括一核心區(qū)，具有至少一邊緣區(qū)；多個(gè)晶體管，設(shè)置于該邊緣區(qū)之中；以及多個(gè)虛置結(jié)構(gòu)，鄰接該至少一邊緣區(qū)而設(shè)置，其中所述多個(gè)晶體管的每一溝道在一溝道寬度方向上面向所述多個(gè)虛置結(jié)構(gòu)的至少其中之一。
2.如權(quán)利要求1所述的集成電路，其中該虛置結(jié)構(gòu)包括多個(gè)第一虛置圖案，鄰接該至少一邊緣區(qū)而設(shè)置；以及多個(gè)第二虛置圖案，鄰接所述多個(gè)第一虛置圖案而設(shè)置，且不與所述多個(gè)第一虛置圖案對(duì)齊，其中所述多個(gè)晶體管的每一溝道在該溝道寬度方向上面向所述多個(gè)第一虛置圖案的其中之一或所述多個(gè)第二虛置圖案的其中之。
3.如權(quán)利要求2所述的集成電路，其中每一所述多個(gè)第一虛置圖案及每一所述多個(gè)第二虛置圖案均包括氧化層定義虛置圖案、阱虛置圖案、柵極虛置圖案、及金屬虛置圖案中的至少其中之一。
4.如權(quán)利要求2所述的集成電路，還包括多個(gè)第三虛置圖案，其中所述多個(gè)第三虛置圖案設(shè)置于所述多個(gè)晶體管中的其中兩個(gè)晶體管之間，并與所述多個(gè)第一虛置圖案對(duì)齊。
5.如權(quán)利要求2所述的集成電路，還包括多個(gè)第四虛置圖案，其中所述多個(gè)第四虛置圖案鄰接所述多個(gè)第二虛置圖案而設(shè)置， 且不與所述多個(gè)第二虛置圖案對(duì)齊。
6.如權(quán)利要求2所述的集成電路，其中所述多個(gè)第一虛置圖案在水平方向上或垂直方向上不與所述多個(gè)第二虛置圖案對(duì)齊。
7.一種集成電路的形成方法，包括形成多個(gè)虛置結(jié)構(gòu)，其中所述多個(gè)虛置圖案鄰接該集成電路的一核心區(qū)的至少一邊緣區(qū)而設(shè)置；以及于該核心區(qū)的該至少一邊緣區(qū)中形成多個(gè)晶體管，其中所述多個(gè)晶體管的每一溝道在一溝道寬度方向上面向至少一所述多個(gè)虛置結(jié)構(gòu)。
8.如權(quán)利要求7所述的集成電路的形成方法，其中形成所述多個(gè)虛置結(jié)構(gòu)的步驟包括形成多個(gè)第一虛置圖案及多個(gè)第二虛置圖案，其中所述多個(gè)第一虛置圖案鄰接該集成電路的該核心區(qū)的該至少一邊緣區(qū)而設(shè)置，所述多個(gè)第二虛置圖案鄰接所述多個(gè)第一虛置圖案而設(shè)置，且不與所述多個(gè)第一虛置圖案對(duì)齊，以及所述多個(gè)晶體管的每一所述多個(gè)溝道在該溝道寬度方向上面向其中一所述多個(gè)第一虛置圖案或其中一所述多個(gè)第二虛置圖案。
9.如權(quán)利要求8所述的集成電路的形成方法，還包括形成多個(gè)第三虛置圖案，其中所述多個(gè)第三虛置圖案設(shè)置于所述多個(gè)晶體管的其中兩個(gè)晶體管之間，且與所述多個(gè)第一虛置圖案對(duì)齊。
10.如權(quán)利要求8所述的集成電路的形成方法，還包括形成多個(gè)第四虛置圖案，其中所述多個(gè)第四虛置圖案鄰接所述多個(gè)第二虛置圖案而設(shè)置，且不與所述多個(gè)第二虛置圖案對(duì)齊。
全文摘要
本發(fā)明一實(shí)施例提供一種集成電路及其形成方法，該集成電路包括一核心區(qū)，具有至少一邊緣區(qū)；多個(gè)晶體管，設(shè)置于該邊緣區(qū)之中；以及多個(gè)虛置結(jié)構(gòu)，鄰接該至少一邊緣區(qū)而設(shè)置，其中所述多個(gè)晶體管的每一溝道在一溝道寬度方向上面向所述多個(gè)虛置結(jié)構(gòu)的至少其中之一。本發(fā)明的施加至晶體管的每一溝道的應(yīng)變應(yīng)力可依需求而控制。
文檔編號(hào)G06F17/50GK102194814SQ20101025465
公開日2011年9月21日 申請(qǐng)日期2010年8月13日 優(yōu)先權(quán)日2010年3月17日
發(fā)明者孟憲輝, 張智勝, 王建勛 申請(qǐng)人:臺(tái)灣積體電路制造股份有限公司