專利名稱：在電子計算器系統(tǒng)中用于廣播系統(tǒng)管理中斷至其它處理器之機制的制作方法
技術領域：
本發(fā)明系關于多重處理器(multi-processor)之電子計算器系統(tǒng)，且詳言之，系 關于系統(tǒng)管理的中斷處理(interrupt handling)。
背景技術：
許多處理器皆包括系統(tǒng)管理模式(system management mode ；簡稱S匪)以 允許該處理器操作在交替的環(huán)境中，例如可使用于監(jiān)視器、管理系統(tǒng)資源、能源利用、 以及運轉某些系統(tǒng)層級碼(system level code) 0典型的該SMM可進入系統(tǒng)管理中斷 (system management interrupt ；簡稱SMI)。該SMM可包括用以處理該中斷的SMI處 置器(handler)。很多常見的處理器包括實體的SMI封裝接腳，以當該接腳施加適當?shù)?電壓時，可驅動該處理器進入SMM模式。此外，有一些諸如處理器散熱通知(thermal notification)的內部SMI來源，可使該處理器進入SMM。一般而言，當處理器進入SMM時，該當前的處理器狀態(tài)將儲存于存儲器之特定區(qū) 域，該存儲器通常被稱作為系統(tǒng)管理隨機存取存儲器(system management random access memory ；簡稱SMRAM)。當該SMI處置器完成該中斷服務時，該SMI處置器將典型地呼叫一恢 復(RSM)指令，以將該儲存狀態(tài)重新加載并退出SMM。在單一處理器系統(tǒng)中，此配置系有良 好的工作效能。然而，在多重處理器(multiprocessor)系統(tǒng)的配置中，當一個處理器進入 SMM時，將會有系統(tǒng)資源被假定在此處理器的控制之下，使在系統(tǒng)中之其它處理器在現(xiàn)實中 仍可存取以及修改那些相同的系統(tǒng)資源。此情況將在多重處理器的環(huán)境中產生問題。
發(fā)明內容
本發(fā)明系揭露一種在電子計算器系統(tǒng)中用于廣播系統(tǒng)管理中斷信息至其它處理 器之機制之各種實施例。在一個實施例中，該電子計算器系統(tǒng)包括系統(tǒng)存儲器、多個處理 器內核，其耦接至該系統(tǒng)存儲器、以及輸入/輸出(1/0)集線器(hub)，可與每一個處理器 進行通訊。響應偵測內部系統(tǒng)管理中斷(SMI)的發(fā)生，每一個處理器內核可將對應于內部 SMI來源之諸如位向量之信息儲存至在系統(tǒng)存儲器中系統(tǒng)管理模式(SMM)的儲存狀態(tài)。響 應偵測內部的SMI，每一個處理器內核還可啟動1/0循環(huán)至該1/0集線器內的預定端口地 址。響應接收1/0循環(huán)，該1/0集線器可廣播SMI消息至每一個該多個處理器內核。響應 接收該廣播SMI消息，每一個處理器內核還可將各自內部SMI來源信息儲存至在系統(tǒng)存儲 器中的該SMM模式的儲存狀態(tài)。在一特定的實作中，將該多個處理器內核所選擇的其中之一者，以從該系統(tǒng)存儲 器中讀取所有該處理器內核的該SMM的儲存狀態(tài)，以判定該內部SMI發(fā)生的處理器內核。此 外，在該所選擇的處理器內核內的SMI處置器可服務在該內部SMI內發(fā)生的該處理器內核 的該內部SMI。
圖1為電子計算器系統(tǒng)之一個實施例之方塊圖，該電子計算器系統(tǒng)包括多重內核 處理節(jié)點及用于廣播系統(tǒng)管理中斷的機制；圖2為描述圖1之電子計算器系統(tǒng)之實施例操作之流程圖；以及圖3為電子計算器系統(tǒng)之另一實施例之方塊圖，該電子計算器系統(tǒng)包括用于廣播 系統(tǒng)管理中斷的機制。雖然本發(fā)明可容易作各種之修飾和替代形式，但是在此系由圖式中之范例顯示及 詳細說明本發(fā)明之特定實施例。然而，應了解到的是，此處特定實施例之圖式及詳細說明并 不用來限制本發(fā)明為所揭露之特定形式，相對的，本發(fā)明系通過附加之申請專利范圍界定 落在本發(fā)明的精神及范圍內之所有修改、等效形式、及變化形式。應注意的是，本申請案中 使用「可以」這個術語，其意味允許(如有可能、能夠之意)，而非意味強制(如必須之意)。
具體實施例方式請參閱圖1，系顯示電子計算器系統(tǒng)10之一個實施例之方塊圖。在圖標實施例中， 該電子計算器系統(tǒng)10包含處理節(jié)點12，該節(jié)點12耦接至存儲器14和輸入/輸出(I/O)集 線器(hub) 13A及13B。該節(jié)點12包含被耦接至節(jié)點控制器20的處理器內核15A及15B， 該節(jié)點控制器20還耦接至存儲器控制器22 ；多個HyperTransp0rtTM(HT)接口電路24A至 24C ；以及第三層(L3)共享高速緩存60。該HT電路24C被耦接至該I/O集線器16A，該I/ 0集線器16A以菊鏈式(daisy-chain)的組構中(在本實施例中，使用HT接口)被耦接至 該I/O集線器16B。其余之HT接口電路24A及24B可經由其它HT接口(在圖1中未顯示) 被連接至其它類似的處理節(jié)點(在圖1中未顯示)。該存儲器控制器22被耦接至該存儲器 14。在一個實施例中，節(jié)點12可為包括顯示在圖1中之該電路之單一集成電路芯片。也就 是，節(jié)點12可為芯片多重處理器(chipmultiprocessor ；簡稱CMP)。任何程度的整合或分 立式組件都可以使用。應注意的是，處理節(jié)點12可包含各種其它為了要簡化說明而省略的 電路。在不同的實施例中，節(jié)點控制器20可包含各種互連電路(未圖標)，用以將處理器 內核15A及15B彼此互連或連接至其它節(jié)點及存儲器。節(jié)點控制器20也可包含用以選擇 及控制不同節(jié)點屬性的功能，例如該屬性包括該節(jié)點的最大及最小操作頻率、以及節(jié)點的 最大及最小電源供應電壓。該節(jié)點控制器20 —般可被配置成在處理器內核15A至15B、該 存儲器控制器22、以及該HT電路24A至24C間傳送通訊，其依通訊的類型及在通訊中地址 等而定。在一個實施例中，該節(jié)點控制器20可包含系統(tǒng)請求隊列(system request queue, 簡稱SRQ)(未圖示)，以通過該節(jié)點控制器20寫入接收到的通訊。該節(jié)點控制器20可由 SRQ傳送至該處理器內核15A至15B、該HT電路24A至24C、及該存儲器控制器22等一個或 多個目的地的通訊進行排程。一般而言，處理器內核15A至15B可使用對該節(jié)點控制器20的接口來和電子計算 器系統(tǒng)10的其它組件(例如1/0集線器16A至16B、其它處理器內核(未圖標)、該存儲 器控制器22等)通訊。該接口可設計成任何想要的型式。在某些實施例中，可針對該接口 定義快取一致性的通訊(cache coherent communication)。在一個實施例中，該節(jié)點控制 器20和該處理器內核15A至15B間之接口可使用類似于該HT接口所用封包的形式來通訊。在其它的實施例中，可使用任何其它想要的通訊(例如總線接口的交易或不同形式的 封包等)。在其它實施例中，處理器內核15A至15B可與該節(jié)點控制器20共享接口(例如 共享總線接口)。一般而言，來自處理器內核15A至15B的通訊可包括諸如讀取操作(讀取 存儲器位置或外部緩存器至處理器內核)及寫入操作(寫至存儲器位置或外部緩存器)、對 探詢(probe)響應(針對快取一致性的實施例)、中斷確認、及系統(tǒng)管理消息等之要求。該HT電路24A至24C可包括各種緩沖器及控制電路，用以接收來自HT連結(link) 的封包及傳送封包給HT連結。該HT接口包括兩個用來傳送封包之單向連結。每一個HT 電路24A至24C可耦接至兩個如此的連結(一個用來傳送而另一個用來接收)。給定之HT 接口可以快取一致性形式操作(例如在處理節(jié)點間)或以非一致性形式操作(例如至/從 I/O集線器16A至16B)。在圖標實施例中，該HT電路24A至24B未使用，而HT電路24C系 經由非一致性連結33而耦接至該I/O集線器16A。同樣的，I/O集線器16A也經由非一致 性連結34而耦接至I/O集線器16B。該I/O集線器16A至16B可包括任何形式之橋接(bridge)及/或周邊裝置。例 如，該I/O集線器16A至16B可被實現(xiàn)為可在HT封包內僅通過而到下一個I/O集線器的I/ 0通道(funnel)。此外，該I/O集線器可包含橋接接口至其它形式的總線及/或周邊裝置。 舉例而言，在該圖示實施例中，I/O集線器16A作為信道功能時，該I/O集線器16B則作為橋 接以及經由總線32(諸如LPC總線)被耦接至基本輸入輸出系統(tǒng)(BIOS)。再者，在某些實 施例中，該I/O集線器16A至16B可包括用來耦合至另一電子計算器系統(tǒng)以進行通訊之裝 置(例如網絡適配卡、功能類似網絡適配卡但被整合至電子計算器系統(tǒng)之主電路板的電 路、調制解調器)。此外，該I/O集線器16A至16B可包括視訊加速器、音訊卡、軟盤、硬盤、 或磁盤控制器、小型電子計算器系統(tǒng)接口(SmallComputer System Interface ；簡稱SCSI) 轉接器及電話卡、聲卡、及諸如GPIB或現(xiàn)場總線適配卡之類的各種數(shù)據擷取卡。應注意的 是，“周邊裝置”意指包含各種輸入/輸出(I/O)裝置。一般而言，處理器內核15A至15B可包括設計為執(zhí)行指令之電路，且該等指令系 定義于給定之指令集架構。也就是說，處理器內核電路可配置成對被定義在該指令集架構 中之指令結果進行提取(fetch)、譯碼、執(zhí)行、及儲存。舉例而言，在一個實施例中，處理器 內核15A至15B可實作x86架構。處理器內核15A至15B可包含任何想要的組構，包括超 管線式(superpipelined)、超純量(superscalar)、或其組合。其它組構可包括純量、管線 式、非管線式等。不同的實施例可以采用非依序預測式執(zhí)行(out of order speculative execution)或依序執(zhí)行。處理器內核可包括依據一個或多個指令或其它功能的微碼， 以及和上述構造的組合。實施例可實作各種其它設計特征，諸如，快取、轉換后備緩沖器 (translation lookaside buffer ；簡稱TLB)等。因此，在本圖示實施例中，每一個處理器 內核15A和15B各自包含機器(machine)或特定模型緩存器(Model Specific Register ； 簡稱MSR)16A和16B。該MSR16A和16B可在開機啟動期間被加載程序。在一個實施例中， 該MSR16A和16B以端口地址值被加載程序。如以下更多的詳述中，響應給定的處理器內核 15偵測內部系統(tǒng)管理中斷(SMI)，該處理器內核15可啟動1/0循環(huán)(依據該實作讀取或寫 入)至該1/0集線器13A的MSR16內所特定的端口地址。在該圖示實施例中，每一個處理器內核15A和15B也各自包含被指定的SMI來源 位向量17A及17B。每一個SMI來源位向量(bitvector) 17包含數(shù)個位而每一個位對應內部SMI來源。在一個實施例中，該SMI來源位向量可為軟件結構。在其它實施例中，他們可 被實作為硬件緩存器、或任何組合。再如下述，響應給定的處理器內核15所偵測內部系統(tǒng) 管理中斷(SMI)，該處理器內核15可宣告(assert)該位對應于該SMI所產生的該來源。應注意的是，雖然本實施例使用HT接口進行節(jié)點間及節(jié)點和周邊裝置間之通訊， 但其它實施例可使用任何想要的一個或多個接口進行任意的通訊。舉例而言，可使用其它 以封包為基礎的接口、可使用總線接口、也可使用不同的標準周邊接口(例如周邊組件互 連(PeripheralComponent Interconnect ；簡稱PCI)、PCI 快速標準(PCI express)等)等。如上述所揭示，該存儲器14可包含任何適合的存儲器裝置。舉例而言，存儲器 14 可包括在諸如 RAMBUS DRAM (RDRAM)、同步式(synchronous) DRAM (SDRAM)、雙數(shù)據速率 (double data rate ；簡稱DDR) SDRAM之動態(tài)RAM (DRAM)家族之一個或多個隨機存取存儲器 (RAM)。交替地，存儲器14可被實現(xiàn)于使用靜態(tài)RAM等。該存儲器控制器22可包括用以介 接(interface)該存儲器14之控制電路。此外，該存儲器控制器22可包括要求隊列，用以 佇放存儲器要求等。如以下所詳述，響應來自存儲器內核(例如15A)的請求，存儲器控制 器22可被配置至來自該存儲器14的請求數(shù)據。此外，該存儲器14不但可通過提供該請求 數(shù)據區(qū)塊，也可通過提供未請求的額外數(shù)據區(qū)塊，以響應如此的請求。因此，存儲器控制器 22可選擇性地儲存該額外的數(shù)據區(qū)塊至該L3緩存60內。應注意的是，當在圖1中所示的該電子計算器系統(tǒng)10包含一個處理節(jié)點12時，其 它諸如圖3中所示的實施例可實作任何數(shù)目的處理節(jié)點。類似地，在各種實施例中，諸如節(jié) 點12的處理節(jié)點可包含任何數(shù)目的處理器內核。該電子計算器系統(tǒng)10之各種實施例也可 于每個節(jié)點12中包含不同數(shù)目的HT接口，以及不同數(shù)目的周邊裝置16耦接至該節(jié)點等。圖2的流程圖用來說明在圖1中之實施例所顯示的操作。同時參考圖1及圖2， 在電源在重設(reset)、或系統(tǒng)開機啟動期間，該BIOS碼將在該處理器內核之其中一個之 中開始執(zhí)行。典型地，該內核中的其中一個是通過BIOS(例如開機型處理器(Boot Strap Processor ；簡稱BSP))而被指定。在一個實施例中，該BIOS碼程序以該1/0集線器16A之 預定的端口地址編程該MSR 16A及16B (區(qū)塊205)。 在系統(tǒng)操作期間，若諸如處理器內核15A的處理器內核，例如偵測內部SMI (區(qū)塊 210)，處理器內核設定對應在SMI來源位向量17A之位(區(qū)塊215)。處理器內核15A啟動 1/0循環(huán)至該1/0集線器13A的MSR16A內所特定的端口地址(區(qū)塊220)。在一個實作中， 該1/0循環(huán)可為寫入交易。在其它的實作中，該1/0循環(huán)可為讀取交易。無論是上述何種 情況，1/0集線器13A辨識1/0循環(huán)至如自處理器內核之其中一個的SMI消息的端口地址。響應在端口地址上所接收的交易，1/0集線器13A廣播SMI消息至在該系統(tǒng)中的所 有處理器內核(區(qū)塊225)。在該例示實施例中，處理器內核15A和15B兩者皆可接收該廣 播消息。當每一個處理器內核15接收該廣播消息時，此內核將進入該系統(tǒng)管理模式(SMM)。 在一個實施例中，每一個處理器內核15儲存該SMI來源位向量17至在該存儲器14沿著任 何其它SMM儲存狀態(tài)信息之該SMM儲存狀態(tài)中的預定位置(區(qū)塊230)。舉例而言，該處理 器內核15B首先可接收該SMI廣播消息并可儲存該SMM儲存狀態(tài)至存儲器14，接著通過處 理器內核15A儲存其SMM儲存狀態(tài)信息至該存儲器14。在一個實施例中，一旦處理器內核 進入該SMM，該處理器內核可在存儲器14內設定旗標，以指示處理器內核已進入該SMM。典型的處理器內核被實作在包含SMI處置器的該x86架構。在一個實施例中，該BSP(在本范例中，處理器內核15B即是該BSP)SMI處置器執(zhí)行讀取交易至存儲器14，以讀 取在系統(tǒng)中之每一個處理器內核的該SMM儲存狀態(tài)信息(區(qū)塊235)。該BSP SMI處置器通 過讀取該SMI來源位向量17判定具有SMI的處理器內核以及該SMI的來源為何。該SMI 處置器服務該SMI,即使該SMI在另一處理器內核中產生(區(qū)塊240)。當該SMI處置器完 成服務該SMI后，該SMI處置器將會宣告完成旗標(區(qū)塊245)。在一個實施例中，該SMI完 成旗標在SMM模式時，可為各該處理器內核監(jiān)視器的預定存儲器位置。在一個實施例中，當 每一個處理器內核15(在本范例中為處理器內核15A)判定該旗標目前指示該SMI處置器 已完成時，該處理器內核15A將發(fā)生恢復(RSM)指令以離開該SMM(區(qū)塊250)。以上所揭示的實施例包含單一多重內核處理器節(jié)點。在圖3中，電子計算器系統(tǒng) 300的另一實施例系顯示包含多重處理節(jié)點。參見圖3，電子計算器系統(tǒng)300包含數(shù)個被指 定相互耦接的處理節(jié)點312A、312B、312C、和312D。每一個處理節(jié)點經由包含于各個各自處 理節(jié)點312A至312D內的存儲器控制器322A至322D耦接至各自的存儲器314A至314D。 此外，處理節(jié)點312D被耦接至I/O集線器313A，I/O集線器313A耦接至I/O集線器313B， I/O集線器313B接著耦接至BI0S331。所顯示之處理節(jié)點312A至312D包含被使用在該處理節(jié)點312A至312D之間通訊 的接口邏輯。舉例而言，處理節(jié)點312A包含用以與處理節(jié)點312B通訊的接口邏輯318A、用 以與處理節(jié)點312C通訊的接口邏輯318B、以及用以與處理節(jié)點312B (未圖標)通訊的第三 接口邏輯318C。相似地，處理節(jié)點312B包含接口邏輯318D、318E、和318F ；處理節(jié)點312C 包含接口邏輯318G、318H、和3181 ；以及處理節(jié)點312D包含接口邏輯318J、318K、和318L。 處理節(jié)點312D經由接口邏輯318L被耦接至與多個輸入/輸出裝置(例如以菊鏈式配置 之集線器313A至313B)。應注意的是，在某些實施例中，接口邏輯318L若已耦接至I/O集 線器313B，則可參考視為主機橋接器。其它的處理節(jié)點也可以類似的方式與其它I/O裝置 通訊。類似于圖1的處理節(jié)點12，處理節(jié)點312A至312D也可實作數(shù)個用于處理節(jié)點互 相通訊(inter-processing node communication)之以封包為基礎的連結。在本實施例 中，每一個連結被實作如單向線式的集合(set)(例如線路324A用于從處理節(jié)點312A傳 送封包至處理節(jié)點312B以及線路324B用于從處理節(jié)點312B傳送封包至處理節(jié)點312A)。 使用其它線路324C至324H的集合傳輸封包在其它處理節(jié)點之間被揭示在圖3中。一般而 言，每一個線路324的集合可包含一個或多個數(shù)據線、一個或多個相對于該數(shù)據線之頻率 線、及一個或多個指示封包傳遞類型之控制線。在一個實施例中，該連結可以快取一致性的 形式來操作處理節(jié)點間的通訊。該處理節(jié)點312也可以非一致性的形式在處理節(jié)點與I/O 裝置間操作一個或多個連結的通訊(或總線橋接至傳統(tǒng)構造的I/O總線，諸如周邊組件互 連(PCI)總線或工業(yè)標準架構(IndustryStandard Architecture ；簡稱ISA)總線)。再 者，一個或多個連結可顯示使用在I/O裝置間的菊鏈接構而以非一致性的形式操作。例如， 連結333和334包含有線路333A和333B、及334A和334B的集合而可以非一致性的形式操 作。應注意的是，封包可自一個處理節(jié)點通過一個或多個中間節(jié)點而傳送至另外一個處理 節(jié)點。例如，如圖3所示，封包通過處理節(jié)點312A可通過處理節(jié)點312B或處理節(jié)點312C 而傳送至處理節(jié)點312D。任何適用的路由(routing)算法可被使用。電子計算器系統(tǒng)300 的其它實施例可包含相較于在圖3中所顯示的該實施例更多或更少之處理節(jié)點。
8
一般而言，該封包可在節(jié)點間之該等線路324傳送如一個或多個位時間。位時間 可為在相對頻率在線之上緣或下緣(rising or falling edge)頻率訊號。該封包可包含 用來啟動交易的命令封包、用來維持快取一致性的探詢封包、以及回應該探詢和命令之回 應封包。除了存儲器控制器和接口邏輯以外，處理節(jié)點312A至312D可包含一個或多個處 理器內核。大致上來說，處理節(jié)點包括至少一個處理器內核及可選擇地包含存儲器控制器， 用以與存儲器或其它想要的邏輯通訊。更特別地是，如圖1中所示，每一個處理節(jié)點312A 至312D可包括一個或多個處理器節(jié)點12的復制(copy)。一個或多個處理器可包括在該處 理節(jié)點中或形成該處理節(jié)點的芯片多重內核處理(chipmultiprocessor ；簡稱CMP)或芯片 多執(zhí)行緒處理(chip multithreaded;簡稱CMT)集成電路、或該處理節(jié)點可包括任何其它 想要的內部結構。存儲器314A至314D可包括任何適合的存儲器裝置。舉例而言，存儲器314A至 314D可包括一個或多個RAMBUS DRAM(RDRAM)、同步式DRAM(SDRAM)、雙數(shù)據速率(DDR) SDRAM、靜態(tài)RAM等。該電子計算器系統(tǒng)300的地址空間在存儲器314A至314D間被分割。 每一個處理節(jié)點312A至312D可包含存儲器映像圖(memory map)，該存儲器映像圖被用來 判定那些地址被映像至那些該些存儲器314A至314D，以及因此判定特別地址之存儲器請 求(memory request)應于被傳送至那個處理節(jié)點312A至312D。在一個實施例中，該電子 計算器系統(tǒng)300內之地址的一致性點(coherency point)系為被耦接該存儲器之存儲器控 制器322A至322D，其中，該存儲器系儲存該地址所對應之字節(jié)。換言之，該存儲器控制器 322A至322D負責確保每一個存儲器至該對應的存儲器314A至314D的存取皆以快取一致 性的方式發(fā)生。存儲器控制器322A至322D可包括用以與存儲器314A至314D介接的控制 電路。此外，存儲器控制器322A至322D可包含用以隊列存儲器請求之請求隊列。一般而言，接口邏輯318A至318L可包括各種緩沖器，該等緩沖器用以從該聯(lián)機接 收封包以及用以緩沖將被傳送于該聯(lián)機上的封包。電子計算器系統(tǒng)300可采用任何用于傳 送封包的流量控制機制(flowcontrol mechanism)。舉例而言，在一個實施例中，每一個接 口邏輯318儲存該接收器內之每一種緩沖器型式的數(shù)目之計數(shù)，該接收器系在該聯(lián)機上之 該接口邏輯所連接之另一端處。除非該接收接口邏輯已具有閑置的緩沖器以儲存封包，否 則該接口邏輯將不會傳送該封包。當接收緩沖器通過將封包向前傳送而閑置時，該接收接 口邏輯將消息傳送給該發(fā)送接口邏輯(sending interface logic)，以指示該緩沖器已經 是閑置的。此種機制可被稱為“以優(yōu)惠券為基礎(coupon-based)”的系統(tǒng)。 1/0集線器313A至313B可為任何適用的1/0裝置。舉例而言，1/0集線器313A至 313B可包含用來與另一電子計算器系統(tǒng)通訊之裝置(例如，網絡適配卡或調制解調器)，該 電子計算器系統(tǒng)可與該裝置耦接。此外，1/0集線器313A至313B可包含視訊加速器、音訊 卡、硬盤或軟盤或驅動控制器、小型計算機系統(tǒng)接口(Small Computer SystemsInterface ； 簡稱SCSI)轉接器及通話卡、聲卡、以及各種數(shù)據采集卡(諸如，通用接口總線(GPIB)或現(xiàn) 場總線適配卡)。再者，被實作為卡的任何1/0裝置也可被實作為該系統(tǒng)300之主電路板上 的電路及/或在處理節(jié)點上所執(zhí)行的軟件。應注意的是，術語“1/0裝置”與術語“周邊裝 置”于此系視為同義(synonymous)。 應注意的是，在圖3中的每一個處理節(jié)點312A至312D可包含圖1的該處理節(jié)點
912的機能。就這點而論，響應給定的處理器內核內之內部SMI，此處理器內核可執(zhí)行與圖1 中所顯示之該處理器內核的類似功能。同樣地，圖3的I/O集線器313A可包含圖1的I/O 集線器13A的機能。因此，如以上所描述的響應經由預定端口地址接收之I/O循環(huán)，I/O集 線器313A可廣播SMI消息至電子計算器系統(tǒng)300內之所有處理節(jié)點的所有處理器內核。雖然上述實施例已詳細描述，但對于本領域熟習技術者一旦完全理解上述揭露內 容后，許多的變化及修改將變得明顯。接下來的申請專利范圍打算以涵蓋所有此種變化與 修改之方式來加以解釋。產業(yè)利用件本發(fā)明一般可應用于微處理器。
權利要求
一種電子計算器系統(tǒng)(10)，包括系統(tǒng)存儲器(14)；多個處理器內核(15A、15B)，其耦接至該系統(tǒng)存儲器，其中，響應偵測到內部系統(tǒng)管理中斷(SMI)的發(fā)生，每一個該處理器內核配置為將與該內部系統(tǒng)管理中斷的來源相對應的信息儲存至該系統(tǒng)存儲器中的系統(tǒng)管理模式(SMM)儲存狀態(tài)；輸入/輸出(I/O)集線器(13A)，配置為與每一個該處理器內核進行通訊；其中，響應偵測到該內部系統(tǒng)管理中斷，每一個處理器內核還配置為對該輸入/輸出集線器內的預定端口地址啟動輸入/輸出循環(huán)；其中，響應接收到該輸入/輸出循環(huán)，該輸入/輸出集線器配置為廣播系統(tǒng)管理中斷消息至該多個處理器內核中的每一個處理器內核；其中，響應接收到該廣播系統(tǒng)管理中斷消息，每一個該處理器內核還配置為將各自的內部系統(tǒng)管理中斷來源信息儲存至該系統(tǒng)存儲器中的系統(tǒng)管理模式儲存狀態(tài)。
2.如權利要求1所述的電子計算器系統(tǒng)，其中，在該多個處理器內核中一個所選擇的 處理器內核配置為從該系統(tǒng)存儲器中讀取所有該處理器內核的該系統(tǒng)管理模式儲存狀態(tài)， 以判定發(fā)生該內部系統(tǒng)管理中斷的處理器內核。
3.如前述權利要求中任何一項所述的電子計算器系統(tǒng)，其中，該所選擇的處理器內核 內的系統(tǒng)管理中斷處置器配置為對發(fā)生該內部系統(tǒng)管理中斷的該處理器內核的該內部系 統(tǒng)管理中斷進行服務。
4.如前述權利要求中任何一項所述的電子計算器系統(tǒng)，其中，通過基本輸入輸出系 統(tǒng)而在開機過程期間，將該預定端口地址編程至每一個該處理器內核的特定模型緩存器 (16A)。
5.如權利要求1所述的電子計算器系統(tǒng)，其中，與該內部系統(tǒng)管理中斷的來源相對應 的該信息包括位向量(17A)，該位向量具有多個位，每一個位與內部系統(tǒng)管理中斷的各自的 來源相對應。
6.一種方法，包括多個處理器內核中的處理器內核(15A、15B)偵測內部系統(tǒng)管理中斷(SMI)的發(fā)生； 響應偵測到該內部系統(tǒng)管理中斷的發(fā)生，該處理器內核將與該內部系統(tǒng)管理中斷的來 源相對應的信息儲存至在系統(tǒng)存儲器(14)中的系統(tǒng)管理模式(SMM)儲存狀態(tài)；響應偵測到該內部系統(tǒng)管理中斷，該處理器內核對輸入/輸出集線器(13A)內的預定 端口地址啟動輸入/輸出循環(huán)，該輸入/輸出集線器與該多個處理器內核的每一個處理器 內核進行通訊；響應接收該輸入/輸出循環(huán)，該輸入/輸出集線器廣播系統(tǒng)管理中斷消息至該多個處 理器內核中的每一個處理器內核；其中，響應該多個處理器內核中的每一個處理器內核接收到該廣播系統(tǒng)管理中斷消 息，該多個處理器內核的每一個處理器內核將各自的內部系統(tǒng)管理中斷來源信息儲存至該 系統(tǒng)存儲器中的系統(tǒng)管理模式儲存狀態(tài)。
7.如權利要求6所述的方法，還包括在多個該處理器內核中一個所選擇的處理器內核 從該系統(tǒng)存儲器中讀取所有該處理器內核的該系統(tǒng)管理模式儲存狀態(tài)，以及判定發(fā)生該內 部系統(tǒng)管理中斷的處理器內核。
8.如前述權利要求中任何一項所述的方法，還包括該所選擇的處理器內核內的系統(tǒng)管 理中斷處置器對發(fā)生該內部系統(tǒng)管理中斷的該處理器內核的該內部系統(tǒng)管理中斷進行服 務。
9.如前述權利要求中任何一項所述的方法，還包括在開機過程期間，基本輸入輸出系 統(tǒng)將該預定端口地址編程至每一個該處理器內核的特定模型緩存器(16A、16B)。
10.如權利要求6所述的方法，其中，與該內部系統(tǒng)管理中斷的來源相對應的該信息包 括位向量(17A、17B)，該位向量具有多個位，每一個位與內部系統(tǒng)管理中斷的各自的來源相 對應。
全文摘要
本發(fā)明包含一種電子計算器系統(tǒng)(10)，其包含系統(tǒng)存儲器(14)、多個處理器內核(15A、15B)、以及輸入/輸出(I/O)集線器(13A)，可與每一個該處理器內核進行通訊。響應偵測內部系統(tǒng)管理中斷(SMI)的發(fā)生，每一個該處理器內核可將對應該內部SMI的來源的信息儲存至該系統(tǒng)存儲器中的系統(tǒng)管理模式(SMM)儲存狀態(tài)。響應偵測該內部SMI，每一個處理器內核還可以啟動I/O循環(huán)至該I/O集線器內的預定端口地址。響應接收該I/O循環(huán)，該I/O集線器可廣播系統(tǒng)管理中斷消息至該處理器內核中的每一個處理器內核。響應接收該廣播SMI消息，每一個該處理器內核還可以將各自的內部SMI來源的信息儲存至該系統(tǒng)存儲器中的SMM儲存狀態(tài)。
文檔編號G06F13/24GK101939732SQ200880101438
公開日2011年1月5日 申請日期2008年7月28日 優(yōu)先權日2007年8月1日
發(fā)明者J·伊利克, M·T·克拉克 申請人:先進微裝置公司