專利名稱：：多處理器控制裝置、多處理器控制方法以及多處理器控制電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及控制共享存儲器以及內(nèi)部總線的多個處理器的多處理器控制裝置、多處理器控制方法以及多處理器控制電路，尤其是涉及包括共享存儲器的多個處理器的多處理器系統(tǒng)、具有共享內(nèi)部總線的多個處理器中樞(processorcores)的系統(tǒng)LSI(LargeScaleIntegration,大規(guī)模集成電路)以及在這些系統(tǒng)中控制向多個處理器提供的電力的多處理器控制裝置、多處理器控制方法以及多處理器控制電路。
背景技術(shù)：
：多個處理器共享存儲器的多處理器系統(tǒng)在各種產(chǎn)業(yè)領(lǐng)域中已經(jīng)得到大量應(yīng)用。此外，作為近年的系統(tǒng)LSI的技術(shù)潮流，裝載多個處理器中樞的多中樞結(jié)構(gòu)(multi-corearchitecture)已經(jīng)流行。尤其是在面向嵌入的系統(tǒng)LSI中，從成本以及耗電等的觀點(diǎn)出發(fā)，與安裝一個超處理器中樞相比，裝載多個中等規(guī)模程度以下的處理器中樞往往更有利。作為這種裝載多個處理器(以下將"處理器"以及"處理器中樞"總稱為"處理器")的多處理器系統(tǒng)以及多中樞LSI中的低耗電化技術(shù)，有一種裝載多個相同的處理器，根據(jù)必要的程序的負(fù)載或發(fā)熱量來確定進(jìn)行工作的處理器的個數(shù)的方法已被日本專利公開公報特開2001—92661號(第4至11頁、圖1至12)(以下稱作"專利文獻(xiàn)1")以及特開2006—11548號(第6至13頁、圖1至12)(以下稱作"專利文獻(xiàn)2")等公開。在專利文獻(xiàn)l中作了如下描述，即解讀讀入的指令，在應(yīng)并行執(zhí)行的運(yùn)算處理少于處理器的數(shù)目的情況下，停止不工作的處理器的工作時鐘信號。由此，能夠隨時抑制不希望的電力消耗。另一方面，在專利文獻(xiàn)2中，與之相反，說明了根據(jù)溫度來改變多處理器系統(tǒng)以及多中樞LSI內(nèi)部設(shè)置的多個處理器的并行利用度的方法。在專利文獻(xiàn)2中，確定應(yīng)工作的處理器數(shù)目，以使發(fā)熱量在確定的發(fā)熱量以下。另外，發(fā)熱量可以用耗電來表示。由此，能夠使程序總是在被確定的耗電的范圍內(nèi)并行工作。此外，円本專利公開公報特開平7—13787號(第3至4頁、圖l至圖3)(以下稱作"專利文獻(xiàn)3")中公丌了如下方法，即準(zhǔn)備不同的處理器(主處理器和子處理器)，按功能分散地分配程序，在省電工作時僅使子處理器工作。只有在必須讓的錯誤處理等沒有被分配給子處理器的程序工作的情況下，才對主處理器進(jìn)行電力供給以執(zhí)行處理。由此，能夠縮短主處理器工作的時間，從而削減耗電。在以移動電話機(jī)以及移動終端等為代表的移動型嵌入計(jì)算機(jī)系統(tǒng)中，隨著高功能化以及高性能化，低耗電化也占據(jù)重要的位置。尤其是，如前所述，在面向嵌入的系統(tǒng)LSI中，從成本以及耗電等的觀點(diǎn)出發(fā)，與安裝一個超處理器中樞相比，逐漸開始選擇裝載多個中等規(guī)模程度以下的處理器中樞的多中樞結(jié)構(gòu)。在專利文獻(xiàn)1以及專利文獻(xiàn)2中，通常，在稱作VLIW(VeryLongInstructionWord,超長指令字)或者SMP(SymmetricMultiprocessor,對稱多處理器)的多處理器系統(tǒng)或多中樞LSI中，準(zhǔn)備多個相同的處理器，根據(jù)程序的并行性決定應(yīng)工作的處理器的數(shù)目。此時，準(zhǔn)備多個(IO個以上)低性能的處理器，會使開銷增大，而從性能方面出發(fā)，對裝載多個(2至4個)中等規(guī)模程度以上的處理器的需求較大。因此，即使應(yīng)執(zhí)行的程序的負(fù)載變輕，留下一個處理器而停止其他處理器的電源，也由于剩下來的處理器的耗電比較高，因此所需要的耗電在一定程度上會增大。此外，在像VLIW以及SMP這樣的同質(zhì)的結(jié)構(gòu)中，由于無論哪個程序在任一處理器中都可以工作，因此在多個處理器之間不能有指令集(instructionset)以及存儲映射(memorymap)等的差異，從而難以使例如保留著工作狀態(tài)的處理器為低耗電的處理器結(jié)構(gòu)。相反，如果在處理器之間存在差異，則必須預(yù)先決定各個程序在哪個處理器工作。這種在處理器不均的情況下實(shí)現(xiàn)低耗電的技術(shù)在專利文獻(xiàn)3中被加以記載。若使用專利文獻(xiàn)3中記載的技術(shù)，會在省電工作時僅使子處理器工作。因此，如果為該子處理器選擇性能較低并且低耗電的處理器結(jié)構(gòu)，則與專利文獻(xiàn)1以及專利文獻(xiàn)2中記載的技術(shù)相比，能夠削減省電工作時的耗電。通過將主要在省電工作時應(yīng)執(zhí)行的程序分配給子處理器，而將應(yīng)工作的程序分配給高性能的主處理器，能夠削減省電工作時的耗電。但是，有時會由于外部事件等的影響，在省電工作時也需要執(zhí)行分配給主處理器的程序。此時，需要執(zhí)行對高性能的主處理器的電力供給、穩(wěn)定化等待、程序執(zhí)行以及電力切斷這樣的流程，有時不能實(shí)現(xiàn)所期待的低耗電。尤其是，不得不將在省電工作時也必須工作且在工作時必須在短時間內(nèi)工作的程序裝載到高性能的主處理器中，從而成為低耗電化的問題。例如，考察一下移動電話機(jī)等的時鐘顯示處理。在近年的移動電話機(jī)中，伴隨著Java(注冊商標(biāo))以及瀏覽器等的裝載以及發(fā)展，需要的畫面繪圖處理。如果采用上述這種處理器不均的結(jié)構(gòu)，則一般會將畫面繪圖處理分配給高性能的主處理器。但是，時鐘顯示處理在移動電話機(jī)的待機(jī)時(不進(jìn)行任何操作的狀態(tài))也必須定期地(每隔l秒或l分鐘)進(jìn)行畫面繪圖。gP，在待機(jī)狀態(tài)長時間持續(xù)的情況下也必須定期地啟動高性能的主處理器，這一部分會導(dǎo)致耗電削減效果的降低。
發(fā)明內(nèi)容本發(fā)明是為了解決上述的問題，其目的在于提供一種能夠減少因臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力消耗的多處理器控制裝置、多處理器控制方法以及多處理器控制電路。本發(fā)明所提供的多處理器控制裝置包括執(zhí)行第一指令代碼的第一處理器；執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器；將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的指令轉(zhuǎn)換部；以及控制所述第一處理器以及第二處理器的至少其中之一處理器的工作的控制部，所述指令轉(zhuǎn)換部在所述第二處理器的工作被所述控制部抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器執(zhí)行所述轉(zhuǎn)換的指令代碼。本發(fā)明還提供一種多處理器控制方法，該多處理器控制方法用于控制執(zhí)行第一指令代碼的第一處理器和執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器，包括控制所述第一處理器和第二處理器的至少其中之一處理器的工作的控制步驟；在所述控制步驟中所述第二處理器的工作受到抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的指令轉(zhuǎn)換步驟；以及由所述第一處理器執(zhí)行在所述指令轉(zhuǎn)換步驟中被轉(zhuǎn)換的指令代碼的執(zhí)行步驟。本發(fā)明還提供一種多處理器控制電路，該多處理器控制電路控制執(zhí)行第一指令代碼的第一處理器和執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器，包括將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的指令轉(zhuǎn)換電路；以及控制所述第一處理器和第二處理器的至少其中之一處理器的工作的控制電路，所述指令轉(zhuǎn)換電路在所述第二處理器的工作受到所述控制電路的抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器執(zhí)行所述轉(zhuǎn)換的指令代碼。根據(jù)這些結(jié)構(gòu)，在抑制第二處理器的工作的期間，即使產(chǎn)生應(yīng)在第二處理器工作的第二指令代碼，也無須啟動第二處理器，而是將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，使轉(zhuǎn)換的指令代碼在第一處理器工作。根據(jù)本發(fā)明，在抑制第二處理器的工作的期間，能夠減少臨時啟動第二處理器的機(jī)會，從而能夠減少由于臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力消耗。本發(fā)明的目的、特征及優(yōu)點(diǎn)通過以下的詳細(xì)說明和附圖將更為明顯。圖1是表示本第一實(shí)施例的多處理器系統(tǒng)的具體結(jié)構(gòu)的一個例子的圖。圖2是用于說明本第一實(shí)施例中的多處理器系統(tǒng)的省電工作模式時的軟件層與硬件層的關(guān)系的圖。圖3是用于說明本第一實(shí)施例中的多處理器系統(tǒng)的高速工作模式時的軟件層與硬件層的關(guān)系的圖。圖4是用于說明虛擬操作平臺的工作的一個例子的流程圖。圖5是用于說明本第'一實(shí)施例的虛擬操作平臺所使用的轉(zhuǎn)換表的一個例子的圖。圖6是表示本第一實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的其他例子的圖。圖7是表示本第二實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖8是表示對應(yīng)表的一個例子的圖，該對應(yīng)表表示與電源模式寄存器能夠取得的電源模式相適應(yīng)的工作對象和虛擬操作平臺的工作內(nèi)容。圖9是用于說明本第二實(shí)施例中的電源控制電路的工作的一個例子的流程圖。圖10是表示本第三實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖ll是表示在本第三實(shí)施例中使用的中斷對應(yīng)表的一個例子的圖。圖12是表示工作對應(yīng)表的一個例子的圖，該工作對應(yīng)表表示基于電源模式寄存器以及中斷對應(yīng)表的工作內(nèi)容。圖13是用于說明本第三實(shí)施例的電源控制電路的工作的一個例子的第一流程圖。圖14是用于說明本第三實(shí)施例的電源控制電路的工作的一個例子的第二流程圖。圖15是表示本第四實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖16是用于說明本第四實(shí)施例的監(jiān)視控制電路的工作的一個例子的第一流程圖。圖17是用于說明本第四實(shí)施例的監(jiān)視控制電路的工作的一個例子的第二流程圖。圖18是表示本第五實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖19是表示本第五實(shí)施例的全相聯(lián)緩沖存儲器的具體結(jié)構(gòu)的一個例子的圖。具體實(shí)施方式9以下參照附圖對本發(fā)明的實(shí)施例進(jìn)行說明。此外，以下的實(shí)施例是將本發(fā)明具體化的一個例子，不具有限定本發(fā)明的技術(shù)范圍的特性。(第一實(shí)施例)圖l是表示本第一實(shí)施例的多處理器控制裝置(以下稱作多處理器系統(tǒng))的具體結(jié)構(gòu)的一個例子的圖。在圖1中，本實(shí)施例的多處理器系統(tǒng)1包括內(nèi)部總線180、與內(nèi)部總線180連接的存儲器IIO、執(zhí)行存儲器110中存儲的指令代碼的第一處理器141、執(zhí)行存儲器110中存儲的指令代碼的第二處理器151、電源控制電路170，以及與內(nèi)部總線180連接的周邊模塊群(peripheralmodules)160。在本實(shí)施例中，第一處理器141是與第二處理器151相比性能較低并且電力消耗較少的處理器(以下稱作"低耗電處理器")。第二處理器151是與第一處理器141相比性能較高并且電力消耗較多的處理器(以下稱作"高性能處理器")。即，低耗電處理器141消耗的電力低于高性能處理器151消耗的電力。另外，例如，第一處理器151(應(yīng)為141)是主要執(zhí)行與通信有關(guān)的處理的處理器，第二處理器151是主要執(zhí)行與用戶界面等應(yīng)用(application)有關(guān)的處理的處理器。此外，本實(shí)施例的多處理器系統(tǒng)1被裝載在例如移動電話機(jī)、數(shù)碼攝像機(jī)、數(shù)碼靜止照相機(jī)以及PDA(PersonalDigitalAssistant,個人數(shù)字助理)等中。電源控制電路170相當(dāng)于控制部以及電力控制部的一個例子，控制低耗電處理器141以及高性能處理器151的至少其中之一的處理器的動作。具體而言，電源控制電路170控制從電源向低耗電處理器141以及高性能處理器151提供的電力。電源控制電路170是根據(jù)來自低耗電處理器141或高性能處理器151的請求，控制從電源(未圖示)向后述的第一電源塊140和/或第二電源塊150的電力供給的硬件模塊。電源控制電路170在抑制向高性能處理器151提供的電力時，停止向高性能處理器151提供的電力。電源控制電路170具有電源模式寄存器171，作為用于存儲表示當(dāng)前的來自電源的電力供給狀態(tài)的信息(電源模式)的寄存器。電源模式中，有向第一電源塊140以及第二電源塊150提供電力的高速工作模式，和向第一電源塊140提供電力、停止對第二電源塊150的電力供給的省電工作模式。在電源模式寄存器171中存儲有與高速工作模式以及省電工作模式這樣的電源模式對應(yīng)的值。在此，對向省電工作模式以及高速工作模式的轉(zhuǎn)移進(jìn)行說明。電源控制電路170接收10從低耗電處理器141經(jīng)由控制信號線20向電源控制電路170發(fā)送的信號，例如指示從省電工作模式向高速工作模式的變更的信號；或者接收從高性能處理器151經(jīng)由控制信號線21向電源控制電路170發(fā)送的信號，例如指示從高速工作模式向省電工作模式的變更的信號。電源控制電路170根據(jù)從低耗電處理器141或者高性能處理器151接收到的信號，變更存儲在電源模式寄存器171內(nèi)的電源模式。接著，電源控制電路170向第一電源塊140和/或第二電源塊150提供與變更的電源模式相適應(yīng)的電力。在此，所謂電源塊，是以塊為單位表示從電源控制電路170提供的電力的控制所涉及到的范圍。第一電源塊140包含第一處理器141，第二電源塊150包含第二處理器151。在圖l所示的例子中，當(dāng)電源控制電路170改變了經(jīng)由電力供給線30向第一電源塊140提供的電力，向低耗電處理器141提供的電力發(fā)生變化，當(dāng)改變了經(jīng)由電力供給線31向第二電源塊150提供的電力，則向高性能處理器151提供的電力發(fā)生變化。另外，在此補(bǔ)充說明，作為用于向省電工作模式或者高速工作模式的工作轉(zhuǎn)移的控制方法，并不僅限于切換電源電壓的開/關(guān)的方法。作為其他實(shí)施例，電源控制電路170在省電工作模式時，僅對低耗電處理器141提供時鐘信號，而停止對高性能處理器151提供時鐘信號，在高速工作模式時，對低耗電處理器141以及高性能處理器151這兩者提供時鐘信號。由此，能夠在不使電源電壓發(fā)生變化的情況下，進(jìn)行向省電工作模式或者高速工作模式的工作的轉(zhuǎn)移。此外，作為其他實(shí)施例，電源控制電路170不使電源電壓以及時鐘信號的供給發(fā)生變化，在省電工作模式時，使高性能處理器151轉(zhuǎn)移到中斷發(fā)生等待狀態(tài)，在高速工作模式時，使高性能處理器151恢復(fù)到正常工作狀態(tài)。由此，能夠在不使電源電壓以及時鐘信號的供給發(fā)生變化的情況下，進(jìn)行向省電工作模式或者高速工作模式的工作的轉(zhuǎn)移。通常，在實(shí)施電源電壓的開/關(guān)時，作為其狀態(tài)遷移期間，在電源電壓穩(wěn)定之前必須等待處理執(zhí)行。同樣，在控制時鐘信號的提供/停止時，也必須在時鐘信號穩(wěn)定之前等待處理執(zhí)行。一般而言，低耗電化的效果按電源電壓的開/關(guān)、時鐘信號的提供/停止以及向中斷發(fā)生等待狀態(tài)的轉(zhuǎn)移/取消的順序升高。相反，狀態(tài)遷移期間按向中斷發(fā)生等待狀態(tài)的轉(zhuǎn)移/取消、時鐘信號的提供/停止以及電源電壓的開/關(guān)的順序縮短。必須考慮它們的權(quán)衡取舍(trade-of0來選擇哪種方法。另外，在下面關(guān)于電力供給的控制的說明中，電源控制電路170可以使用上述三種方法的任一種方法。任務(wù)111至115包含單個或者多個指令代碼。任務(wù)111至112包含能夠由低耗電處理器141執(zhí)行的第一指令代碼，任務(wù)113至115包含能夠由高性能處理器151執(zhí)行的第二指令代碼。任務(wù)111至112在第一OS(操作系統(tǒng)，以下記為OS)上工作，任務(wù)113至115在第二OS上工作。低耗電處理器141以及高性能處理器151讀出并執(zhí)行例如儲存在存儲器110中的應(yīng)用程序中所包含的任務(wù)。任務(wù)111至115參照存儲器110上的數(shù)據(jù)、來自周邊模塊群160的輸入輸出數(shù)據(jù)來工作。在圖l所示的實(shí)施例中，任務(wù)lll至112被編譯成本應(yīng)在低耗電處理器141上工作，任務(wù)113至115被編譯成本應(yīng)在高性能處理器151上工作。此外，存儲器110上的第一OS120管理任務(wù)111至112的執(zhí)行狀態(tài)，第二OS121管理任務(wù)113至115的執(zhí)行狀態(tài)。另外，任務(wù)數(shù)目、OS數(shù)目、以及任務(wù)與OS的關(guān)系也可以與圖l所示的例子不一致。例如，可以根據(jù)低耗電處理器141以及高性能處理器151的數(shù)目來變更進(jìn)行工作的OS的數(shù)目，也可以與處理器的數(shù)目無關(guān)地將OS設(shè)為一個或固定數(shù)目。此外，在從電源控制電路170提供電力以使低耗電處理器141以及高性能處理器151發(fā)揮作用的狀態(tài)下，在第一OS120上工作的任務(wù)111至112中所包含的第一指令代碼由低耗電處理器141執(zhí)行，在第二OS121上工作的任務(wù)113至115中所包含的第二指令代碼由高性能處理器151執(zhí)行虛擬操作平臺(hypervisor)130相當(dāng)于指令轉(zhuǎn)換部的一個例子，在電源控制電路170停止對第二電源塊150的電力供給的情況下，即在高性能處理器151不發(fā)揮作用的情況下，將任務(wù)113至115中包含的第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼。虛擬操作平臺130，在低耗電處理器141上工作，當(dāng)高性能處理器151中的工作通過電源控制電路170而受到抑制時，將本來由高性能處理器151執(zhí)行的任務(wù)113至115以及第二OS121中包含的第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼，使被轉(zhuǎn)換的指令代碼在低耗電處理器141上執(zhí)行。由此，低耗電處理器141模擬(仿真(emulate))高性能處理器151的工作。如前所述，第二OS121以及任務(wù)113至115是包含本來在高性能處理器151上工作的第二指令代碼的程序。但是，在省電時抑制對高性能處理器151的電力供給，停止高性能處理器151的工作的期間，由虛擬操作平臺130將高性能處理器151應(yīng)執(zhí)行的任務(wù)中所包含的第二指令代碼群轉(zhuǎn)換為能夠在低耗電處理器141執(zhí)行的指令代碼群，因此在低耗電處理器141上也能工作。在此，所謂指令代碼的轉(zhuǎn)換，不僅僅限于所謂的指令的操作字段(operationfield)的轉(zhuǎn)12換。例如，在低耗電處理器141與高性能處理器151之間，有時指令集本身相同，只有周邊模塊群160的地址映射(addressmap)不同(低耗電處理器141能夠利用的地址映像較小)。在本實(shí)施例中，將這些"地址轉(zhuǎn)換"也認(rèn)為是"指令代碼轉(zhuǎn)換"的一個例子，在以后的實(shí)施例中，不做特別區(qū)分地進(jìn)行說明。虛擬操作平臺130除了指令代碼的轉(zhuǎn)換之外，還具有在省電工作模式時讓第一OS120和第二OS121在低耗電處理器141中共存(以分時方式并行執(zhí)行)的作用。關(guān)于虛擬操作平臺130的這些詳細(xì)工作，用圖4進(jìn)行詳細(xì)地說明。通過采用以上這種結(jié)構(gòu)，在不讓高性能處理器151工作的省電工作模式的期間，當(dāng)存儲器110中存在包含應(yīng)由高性能處理器151執(zhí)行的第二指令代碼的任務(wù)時，虛擬操作平臺130將該任務(wù)中包含的第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼，低耗電處理器141執(zhí)行由虛擬操作平臺130轉(zhuǎn)換的指令代碼。由此，在省電工作模式期間，不用臨時啟動高性能處理器151，能夠進(jìn)一步抑制省電工作模式時的多處理器系統(tǒng)的電力消耗。例如，在使移動電話機(jī)的顯示畫面上的時刻的繪圖顯示在高性能處理器151上工作的情況下，由于在待機(jī)等時，用戶不會特別注視畫面，因此可以說沒有必要一定地進(jìn)行時鐘顯示。因此，在待機(jī)時這樣的省電工作模式時，程序沒有必要一定工作。因此，可以通過虛擬操作平臺130使低耗電處理器141模擬高性能處理器151的工作。由此，與讓時刻顯示等處理原封不動地在高性能處理器151上工作相比，雖然性能上大幅劣化，但是由于由虛擬操作平臺130造成的性能劣化并不會成為問題，因此，與臨時使高性能處理器151工作相比，能夠減少電力的消耗。另外，在圖l的說明中，是以在低耗電處理器141上工作的第一OS120以及在高性能處理器151上工作的第二0S121分別不同的情況為例進(jìn)行了說明，但在低耗電處理器141以及高性能處理器151上工作的OS也可以是同一OS。在此情況下，虛擬操作平臺130無須具有讓兩個OS共存的功能，可以采用以下結(jié)構(gòu)，即在多處理器系統(tǒng)內(nèi)具備將本來在高性能處理器151上執(zhí)行的第二指令代碼轉(zhuǎn)換為在低耗電處理器141上執(zhí)行的指令代碼的指令轉(zhuǎn)換部，在該高性能處理器151不工作的期間使指令轉(zhuǎn)換部發(fā)揮作用。這樣，存儲器110存儲第一指令代碼和第二指令代碼，低耗電處理器141執(zhí)行存儲器110中存儲的第一指令代碼，高性能處理器151執(zhí)行存儲器110中存儲的第二指令代碼。并且，虛擬操作平臺130在對高性能處理器151提供的電力通過電源控制電路170而被抑制時，將第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼。另外，虛擬操作平臺130可以將轉(zhuǎn)換的指令代碼存儲在存儲器110中，低耗電處理器141可以執(zhí)行存儲器110中存儲的轉(zhuǎn)換的指令代碼。此外，低耗電處理器141可以將通過執(zhí)行第一指令代碼和轉(zhuǎn)換的指令代碼的其中之一而生成的第一數(shù)據(jù)存儲到存儲器110中，高性能處理器151可以將通過執(zhí)行第二指令代碼而生成的第二數(shù)據(jù)存儲到存儲器110中。此外，虛擬操作平臺130在對高性能處理器151提供的時鐘信號通過電源控制電路170而被停止時，將第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼。此外，虛擬操作平臺130在通過電源控制電路170使高性能處理器151待機(jī)時，將第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼。圖2是用于說明本第一實(shí)施例中的多處理器系統(tǒng)的省電工作模式時的軟件層與硬件層的關(guān)系的圖，圖3是用于說明本第一實(shí)施例中的多處理器系統(tǒng)的高速工作模式時的軟件層與硬件層的關(guān)系的圖。如前所述，在省電工作模式時，由于對高性能處理器151的電力供給被停止，因此，如圖2所示，高性能處理器151不工作。此時，使虛擬操作平臺130工作，在低耗電處理器141上，將第二OS121以及任務(wù)113至115中包含的數(shù)據(jù)(例如第二指令代碼、第二指令代碼所參照的數(shù)據(jù)以及通過第二指令代碼的執(zhí)行而被輸出的數(shù)據(jù)等)轉(zhuǎn)換為低耗電處理器141能夠處理的數(shù)據(jù)。這樣，沒有必要為了由低耗電處理器141處理轉(zhuǎn)換的數(shù)據(jù)而追加或變更低耗電處理器141的接口。通過構(gòu)成圖2的軟件結(jié)構(gòu)，在省電工作模式時，也能盡量減少使高性能處理器151工作的機(jī)會，從而使低耗電處理器141能夠執(zhí)行任務(wù)113至115中包含的指令代碼。在高速工作模式時，如圖3所示，在第二OS121上工作的任務(wù)113至115在高性能處理器151上被加以執(zhí)行。即，高性能處理器151執(zhí)行在第二0S121上工作的任務(wù)113至115中包含的第二指令代碼。另一方面，低耗電處理器141執(zhí)行在第一OS120上工作的任務(wù)111、112中包含的第一指令代碼。在高速工作模式時，通過構(gòu)成圖3的軟件結(jié)構(gòu)，能夠提供共享存儲器并且多個處理器并行工作的多處理器系統(tǒng)。通過使低耗電處理器141以及高性能處理器151并行工作，能夠期待更的處理性能以及應(yīng)答性能。此外，如果利用根據(jù)電源模式替換第一OS120所利用的對硬件資源(未圖示)的接口部(未圖示)的方法，或者利用虛擬操作平臺130對第一OS120提供與低耗電處理器141完全相同的接口的方法等，則在高速工作模式時，無須啟動虛擬操作平臺130。此時，能夠直接在低耗電處理器141上使第一OS120工作。艮卩，在圖3中雖然表示了在高速工作模式時啟動虛擬操作平臺130的結(jié)構(gòu)，但如果采用根據(jù)省電工作模式時或高速工作模式時切換第一OS120所利用的對硬件資源的接口的結(jié)構(gòu)，或者采用在高速工作模式時對第一OS120提供與省電工作模式時完全相同的對硬件資源的接口的結(jié)構(gòu)，則在高速工作模式時，無須啟動虛擬操作平臺130。圖4是用于說明虛擬操作平臺130的工作的一個例子的流程圖。在此，必須注意，像圖2中說明的那樣，虛擬操作平臺130在省電工作模式時具有讓兩個OS在低耗電處理器141上工作的作用。因此，除了實(shí)現(xiàn)模擬高性能處理器151的工作的仿真工作(emulationoperation)之外，還必須使多個OS以分時方式共存并執(zhí)行。虛擬操作平臺130在啟動后對第一OS120以及第二0S121中的其中之一給與用于使任務(wù)工作的控制權(quán)，被給與了控制權(quán)的OS控制應(yīng)執(zhí)行的任務(wù)的工作。此時，虛擬操作平臺130暫且轉(zhuǎn)移到處理請求等待狀態(tài)，如果接收處理請求，則進(jìn)入步驟S1(步驟S1)。接著，當(dāng)接收到中斷、必須中斷未定義指令例外(undefmedinstructionexception)或者保護(hù)區(qū)域不當(dāng)訪問等當(dāng)前處理的例外，或者來自第一OS120或第二OS121的函數(shù)調(diào)用(functioncall)等明確的處理請求，虛擬操作平臺130調(diào)査其原因。在本實(shí)施例中，虛擬操作平臺130首先檢查是否發(fā)生了例外(步驟S2)。如果判斷為發(fā)生了例外(歩驟S2中為"是")，進(jìn)入步驟S8的處理，如果判斷為沒有發(fā)生例外(步驟S2中為"否")，進(jìn)入步驟S3的處理。在本實(shí)施例中，如上所述，由于必須分時執(zhí)行多個0S，所以在例外之外為原因的情況下，即在步驟S2中判斷為沒有發(fā)生例外的情況下，虛擬操作平臺130認(rèn)為接收到的處理請求是切換當(dāng)前工作的OS的請求。虛擬操作平臺130決定接下來應(yīng)讓第一OS120以及第二OS121中的哪個OS優(yōu)先執(zhí)行(步驟S3)。關(guān)于決定優(yōu)先執(zhí)行的OS的方法，例如，特開平5—197577號公報、美國專利5995745號公報以及特開2000—242512號公報等中所揭示的方法是代表性的方法。例如，在特開平5—197577號公報中揭示了預(yù)先給各個OS分配確定的時間片(timeslice),在該時間片使用完畢時使其他OS執(zhí)行的方法。此外，在美國專利5995745號公報中揭示了使一個OS完全優(yōu)先，當(dāng)該OS變?yōu)榭臻e狀態(tài)時使另一個OS執(zhí)行的方法。此外，在特開2000—242512號公報中還揭示了擴(kuò)展性高的方法，揭示了一種比較各個OS執(zhí)行的任務(wù)的優(yōu)先級，使執(zhí)行優(yōu)先級較高的任務(wù)的OS工作的方法。作為在步驟S3的處理中所使用的方法，可以利用特開平5—197577號公報、美國專15利5995745號公報以及特丌2000—242512號公報的任一種方法。此外，還可以使用這些方法以外的方法。在本實(shí)施例的虛擬操作平臺130中，只要能確切地分時執(zhí)行多個OS便可，OS選擇的算法(algonthm)的內(nèi)容可以是任意的。接著，虛擬操作平臺130判斷在歩驟S3中選擇的OS是否與當(dāng)前執(zhí)行的OS相同(歩驟S4)。如果判斷為選擇了相同OS(步驟S4中為"否")，進(jìn)入歩驟S7的處理，如果判斷為選擇了不同OS(步驟S4中為"是")，進(jìn)入歩驟S5的處理。在判斷為選擇不同OS的情況下，虛擬操作平臺130將當(dāng)前執(zhí)行的OS的工作環(huán)境撤退到存儲器110上(步驟S5)。然后，虛擬操作平臺130將接著應(yīng)執(zhí)行的OS的工作環(huán)境從存儲器110中復(fù)原(步驟S6)。在此，所謂OS的工作環(huán)境，例如是指與處理器的寄存器值以及高速工作模式等有關(guān)的信息。隨后，虛擬操作平臺130將用于使任務(wù)工作的控制權(quán)轉(zhuǎn)移給選擇的OS(步驟S7)，并返回步驟S1的處理。另一方面，在步驟S2中，如果判斷為接收的處理請求的原因是例外發(fā)生，虛擬操作平臺130首先判斷發(fā)生的例外是否是由于由低耗電處理器141執(zhí)行了高性能處理器151應(yīng)執(zhí)行的第二指令代碼而引起的例外(步驟S8)。另外，在步驟S8中所判斷的例外，是由于例如雖然是高性能處理器151能夠執(zhí)行的指令代碼，但卻是在低耗電處理器141中沒有被定義的指令代碼而產(chǎn)生的例外，這種例外稱作未定義指令例外，以下對未定義指令例外進(jìn)行說明。如果判斷為不是未定義指令例外(步驟S8中為"否")，進(jìn)入步驟S9的處理，如果判斷為是未定義指令例外(步驟S8中為"是")，進(jìn)入步驟S10的處理。在步驟S8中，當(dāng)判斷出發(fā)生的例外不是未定義指令例外時，由于發(fā)生的是伴隨著當(dāng)前執(zhí)行的OS或者在當(dāng)前執(zhí)行的OS上工作的任務(wù)群中包含的指令代碼的執(zhí)行的例外，所以虛擬操作平臺130決定不切換當(dāng)前執(zhí)行的OS，而是原封不動地繼續(xù)執(zhí)行(步驟S9)，進(jìn)入歩驟S7的處理。在步驟S8中，當(dāng)判斷出發(fā)生的例外是未定義指令例外時，虛擬操作平臺130將判斷為未定義指令的指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼(步驟S10)。隨后，虛擬操作平臺130使轉(zhuǎn)換的指令代碼在低耗電處理器141上執(zhí)行。低耗電處理器141執(zhí)行由虛擬操作平臺130轉(zhuǎn)換的指令代碼(步驟Sll)。隨后，返回步驟S1的處理。通過以圖4所示的方式使虛擬操作平臺130工作，能夠使多個OS在低耗電處理器141工作。并且，即使低耗電處理器141執(zhí)行了僅在高性能處理器151上安裝的指令代碼，虛擬操作平臺130也檢測由于該指令代碼的執(zhí)行而產(chǎn)生的未定義指令例外。隨后，虛擬操作平臺130使用轉(zhuǎn)換表等將與未定義指令例外對應(yīng)的指令代碼轉(zhuǎn)換為低耗電處理器141能夠解釋執(zhí)行的指令代碼(群)之后，使轉(zhuǎn)換的指令代碼(群)在低耗電處理器141上被加以執(zhí)行。通過以這種形式繼續(xù)執(zhí)行處理，能夠進(jìn)一步減少省電時臨時啟動高性能處理器151的機(jī)會，從而能夠進(jìn)一歩實(shí)現(xiàn)省電化。另外，在使用圖4說明的例子中，說明了使低耗電處理器141執(zhí)行僅在高性能處理器151上安裝的指令代碼，判斷發(fā)生的例外是否是未定義指令例外的結(jié)構(gòu)，但不必限定于此，也可以通過事先解析該指令代碼的地址，將其存儲到虛擬操作平臺130內(nèi)來進(jìn)行判斷，或者通過將高性能處理器151利用的地址空間設(shè)為低耗電處理器141參照禁止?fàn)顟B(tài)，使參照禁止?fàn)顟B(tài)發(fā)生來進(jìn)行判斷。圖5是用于說明在虛擬操作平臺130中，將與未定義指令例外對應(yīng)的指令代碼轉(zhuǎn)換為低耗電處理器141上能夠解釋執(zhí)行的指令代碼(群)時使用的轉(zhuǎn)換表的一個例子的圖。本實(shí)施例的多處理器系統(tǒng)將圖5所示的轉(zhuǎn)換表200例如存儲在存儲器110中。轉(zhuǎn)換表200如圖5所示，將用于在高性能處理器(第二處理器)151上執(zhí)行的第二指令代碼201，以及用于使與該指令代碼相當(dāng)?shù)墓δ茉诘秃碾娞幚砥?41上被加以執(zhí)行的第一指令代碼(群)202保存在表內(nèi)。存儲器IIO保存用于將第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼的轉(zhuǎn)換表200。另外，存儲器110相當(dāng)于轉(zhuǎn)換表保存部的一個例子。虛擬操作平臺130基于由存儲器110保存的轉(zhuǎn)換表200，將第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼。例如，在低耗電處理器141具有32比特(bit)運(yùn)算功能，高性能處理器151具有64比特運(yùn)算功能的情況下，由于高性能處理器151能夠解釋執(zhí)行與64比特運(yùn)算對應(yīng)的指令代碼，而低耗電處理器141僅具有32比特運(yùn)算功能，因此會發(fā)生無法直接執(zhí)行與64比特運(yùn)算對應(yīng)的指令代碼201的未定義指令例外。對此，轉(zhuǎn)換表200保存將與64比特運(yùn)算對應(yīng)的指令代碼置換為32比特運(yùn)算的指令代碼(群)202。并且，在發(fā)生了未定義指令例外時，虛擬操作平臺130參照圖5所示的轉(zhuǎn)換表200，將與未定義指令例外對應(yīng)的64比特運(yùn)算的指令代碼置換為32比特運(yùn)算的指令代碼。在圖5所示的例子中，轉(zhuǎn)換表200將與加法、減法以及乘法對應(yīng)的64比特指令代碼與各自對應(yīng)的32比特指令代碼群對應(yīng)起來加以保存。例如，對于64比特的加減法以如下方式進(jìn)行轉(zhuǎn)換，即將64比特分別分為高位位數(shù)32比特和低位位數(shù)32比特，進(jìn)行考慮進(jìn)位和退位的32比特的加減法。17同樣，在乘法中，用三個32比特的乘法(結(jié)果為64比特)、兩個32比特的加法以及工作寄存器的撤退復(fù)原處理來代行64比特的乘法。另外，指令轉(zhuǎn)換規(guī)則并不限定于這種64比特運(yùn)算功能。此外，不僅考慮指令代碼的轉(zhuǎn)換，還考慮用由低耗電處理器141執(zhí)行的軟件(未圖示)來模擬只有高性能處理器151能夠訪問的周邊模塊群160的工作等的應(yīng)用例。這樣，通過虛擬操作平臺130進(jìn)行指令代碼的轉(zhuǎn)換，在檢測到只有高性能處理器151能夠執(zhí)行的指令代碼的情況下，也能參照圖5所示的轉(zhuǎn)換表200，將其轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼(群)，使其在低耗電處理器141工作。另外，在圖5中，說明的是虛擬操作平臺130通過參照轉(zhuǎn)換表200實(shí)現(xiàn)指令代碼的轉(zhuǎn)換的例子，但不必限定于此，也有通過列表形式等實(shí)現(xiàn)的方法。此外，也可以通過以發(fā)生例外的指令代碼以及例外代碼或它們的標(biāo)識符為偏移量的子程序調(diào)用(subroutinecall)的集合等來實(shí)現(xiàn)。另外，在由低耗電處理器141執(zhí)行的情況下，伴隨著指令轉(zhuǎn)換的開銷以及指令數(shù)的增加，與由高性能處理器151執(zhí)行的情況相比，性能會大幅劣化。但是，在上述的移動電話機(jī)中像待機(jī)狀態(tài)(省電工作模式時)的主畫面繪圖處理那樣用戶幾乎不注視畫面的狀態(tài)下，可以認(rèn)為，在省電工作模式時，由于用低耗電處理器141執(zhí)行本來應(yīng)由高性能處理器151執(zhí)行的指令代碼而產(chǎn)生的性能劣化是可以允許的。如前所述，對于本實(shí)施例中說明的各個硬件部件是共存于一個LSI(LargeScaleIntegration,大規(guī)模集成電路)內(nèi)還是被分開配置在各個LSI內(nèi)，不作限定?？梢杂靡粋€集成電路構(gòu)成圖1所示的虛擬操作平臺130以及電源控制電路170，此外，也可以用一個集成電路構(gòu)成圖1所示的第一處理器141、第二處理器151、虛擬操作平臺130以及電源控制電路170。圖6是表示本第一實(shí)施例中的多處理器系統(tǒng)的結(jié)構(gòu)的其他例子的圖。圖6中，標(biāo)注了與圖l所示的對象相同符號的對象是相同或與之相當(dāng)?shù)慕Y(jié)構(gòu)要素，因此這里省略其詳細(xì)說明。在圖6中，多處理器系統(tǒng)2包括存儲器110和相當(dāng)于系統(tǒng)LSI的多中樞LSI芯片(chip)190。多中樞LSI芯片190包含內(nèi)部總線180、低耗電處理器141、高性能處理器151、周邊模塊群160、電源控制電路170、低耗電處理器141所利用的第一緩沖存儲器(cashememory)142、高性能處理器151所利用的第二緩沖存儲器152、控制信號線20、21、電力供給線30、31以及內(nèi)置存儲器191。電源控制電路170具備電源模式寄存器171。第一電源塊140中除了低耗電處理器141外還包含有低耗電處理器141所利用的第一緩沖存儲器142。第二電源塊150中除了高性能處理器151外還包含有高性能處理器151利用的第二緩沖存儲器152。多中樞LSI芯片190還裝載內(nèi)置存儲器191。內(nèi)置存儲器191中存儲實(shí)現(xiàn)虛擬操作平臺130的工作的程序。由此，與在存儲器110內(nèi)存儲實(shí)現(xiàn)虛擬操作平臺130的工作的程序的情況相比，能夠地進(jìn)行仿真工作。通常，虛擬操作平臺130僅進(jìn)行多個OS的共存以及切換、高性能處理器151的指令代碼的仿真等有限的并且固定化的處理。因此，能夠通過安裝與存儲器110相比小容量的內(nèi)置存儲器191，使虛擬操作平臺130工作。此外，由于一旦決定了系統(tǒng)LSI的結(jié)構(gòu)，很少進(jìn)行實(shí)現(xiàn)虛擬操作平臺130的工作的程序的變更，因此也能將虛擬操作平臺130的程序存儲在掩模ROM(readonlymemory,只讀存儲器)或者閃存(flashmemory)等中。根據(jù)如上結(jié)構(gòu)，能夠盡可能地減少多中樞LSI芯片190的內(nèi)部的耗電。此外，由于以包含電源控制電路170的形式構(gòu)成LSI,所以不需要圖1所示的系統(tǒng)LSI之間的布線，僅僅通過連接多中樞LSI芯片190和存儲器110，便可構(gòu)建低耗電系統(tǒng)。由于圖6所示的多處理器系統(tǒng)2采用如上結(jié)構(gòu)，所以在省電工作模式時，能夠僅由以比較低的性能和低耗電進(jìn)行工作的低耗電處理器141來執(zhí)行程序，從而能夠盡可能地減少省電工作模式時的耗電。尤其是在嵌入計(jì)算機(jī)系統(tǒng)中的應(yīng)用效果較高。另外，在上述實(shí)施例中，說明的是低耗電處理器141、高性能處理器151以及周邊模塊群160等分別僅存在一個的例子，但并不是說，如果處理器的數(shù)目不是兩個就無法得到本實(shí)施例的效果。即使處理器的數(shù)目為三個以上，如果采用在省電時，將電力供給被停止的處理器本來應(yīng)執(zhí)行的指令代碼轉(zhuǎn)換為省電時可工作的其他處理器能夠解釋執(zhí)行的指令代碼，由其他處理器執(zhí)行轉(zhuǎn)換的指令代碼的結(jié)構(gòu)，則在具有三個以上處理器的多中樞系統(tǒng)中也能應(yīng)用。(第二實(shí)施例)圖7是表示本第二實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖7中，標(biāo)注了與圖l及圖6相同符號的對象是相同或與之相當(dāng)?shù)慕Y(jié)構(gòu)要素，因此這里省略其詳細(xì)說明。在圖7中，本第二實(shí)施例的多處理器系統(tǒng)3包括內(nèi)部總線180、存儲器110、第一處理器141、第一緩沖存儲器142、第二處理器151、第二緩沖存儲器152、電源控制電路170以及周邊模塊群160。本實(shí)施例的多處理器系統(tǒng)3的特征在于具有以下結(jié)構(gòu)，即電源控制電路170能夠控制向低耗電處理器141、高性能處理器151、第一緩沖存儲器142以及第二緩沖存儲器152各自提供的電力。在圖7所示的第二實(shí)施例中，與第一實(shí)施例相比，將電源塊的劃分進(jìn)行了詳細(xì)化。在圖7所示的多處理器系統(tǒng)3中，新引入了處理器電源塊以及緩存電源塊。第一處理器電源塊140a是包含低耗電處理器141的電源塊，第二處理器電源塊150a是包含高性能處理器151的電源塊。電源控制電路170能夠獨(dú)立操作對這些處理器的電力供給。另一方面，第一緩存電源塊140b是包含第一緩沖存儲器142的電源塊，第二緩存電源塊150b是包含第二緩沖存儲器152的電源塊。第一處理器電源塊140a、第二處理器電源塊150a、第一緩存電源塊140b以及第二緩存電源塊150b分別通過電力供給線30至33進(jìn)行電力供給。通過使處理器的電源塊與緩沖存儲器的電源塊各自獨(dú)立，例如，在切斷對處理器的電力供給的狀態(tài)下，能夠?qū)彌_存儲器提供電力。在同時進(jìn)行對處理器的電力供給切斷和對緩沖存儲器的電力供給切斷，然后再次進(jìn)行對緩沖存儲器以及處理器的電力供給時，必須進(jìn)行緩沖存儲器內(nèi)存儲的數(shù)據(jù)(與工作環(huán)境有關(guān)的信息、指令代碼、以及指令代碼所參照的數(shù)據(jù)等)的更新、以及由處理器進(jìn)行的加載到緩沖存儲器中的指令代碼的執(zhí)行這樣的處理。如果能夠在切斷對處理器的電力供給時向被切斷的處理器所利用的緩沖存儲器提供電力，則能夠消除與這種電源模式的切換相伴隨的緩沖存儲器內(nèi)的數(shù)據(jù)更新引起的時間延遲。另外，在本實(shí)施例中，通過使處理器的電源塊與緩沖存儲器的電源塊各自獨(dú)立，能夠?qū)崿F(xiàn)更詳細(xì)的電力控制，因此，除了省電工作模式以及高速工作模式之外，還設(shè)置了關(guān)機(jī)模式(shutdownmode)、待機(jī)模式(standbymode)以及高速待機(jī)模式(high-speedstandbymode)等工作狀態(tài)(電源模式)。電源控制電路170進(jìn)行的控制與前述相同，能夠進(jìn)行電力供給的開/關(guān)、時鐘信號的供給/停止、或者向中斷等待狀態(tài)的遷移等。在本實(shí)施例中，尤其是，將電力供給的開/關(guān)和時鐘信號的供給/停止這兩種聯(lián)合起來進(jìn)行控制，以下對其進(jìn)行說明。圖8是表示對應(yīng)表的一個例子的圖，該對應(yīng)表表示與電源模式寄存器171能夠取得的電源模式對應(yīng)的工作對象和虛擬操作平臺130的工作內(nèi)容。電源控制電路170預(yù)先存儲將多個電源模式、各電源模式時的電力供給對象、時鐘信號供給對象以及虛擬操作平臺的工作內(nèi)容相對應(yīng)的對應(yīng)表210。電源控制電路170例如基于對應(yīng)表210來判斷是否進(jìn)行從電源對各電源塊的電力供給、對各電源塊的時鐘信號供給以及虛擬操作平臺130的執(zhí)行。在圖8中，對應(yīng)表210包含電源模式211、表示被提供有與電源模式211對應(yīng)的電源電力的對象的電力供給對象212、表示被提供有與電源模式211對應(yīng)的時鐘信號的對象的時鐘信號供給對象213，以及有關(guān)是否使與電源模式211對應(yīng)的虛擬操作平臺130的仿真功能有效的信息214。在電源模式211為關(guān)機(jī)模式的情況下，多處理器系統(tǒng)3本身不工作。關(guān)機(jī)模式時，對低耗電處理器141、高性能處理器151、第一緩沖存儲器142以及第二緩沖存儲器152中的任一個均不進(jìn)行電力的供給以及時鐘信號的供給。由于任一處理器均不工作，所以虛擬操作平臺130本身也不工作。在電源模式211為待機(jī)模式的情況下，以系統(tǒng)的復(fù)原為目的，保存第一緩沖存儲器142中存儲的數(shù)據(jù)。在待機(jī)模式中，電源控制電路170僅對第一緩沖存儲器142(第一緩存電源塊140b)提供電力，以保存第一緩沖存儲器142中存儲的數(shù)據(jù)。但是，由于電源控制電路170對除此之外的電源塊不進(jìn)行電力供給，因此基于第一緩沖存儲器142中存儲的信息的處理不會被執(zhí)行。因此，電源控制電路170可以不用進(jìn)行時鐘信號的供給。此外，在待機(jī)模式中，低耗電處理器141以及高性能處理器151不工作，因此虛擬操作平臺130不工作。在電源模式211為省電工作模式的情況下，意味著上述的省電工作模式。在省電工作模式時，利用低耗電處理器141，使多處理器系統(tǒng)3中存在的全部任務(wù)工作。由此，電源控制電路170對低耗電處理器141以及第一緩沖存儲器142提供電力并提供時鐘信號。另外，電源控制電路170不對第二處理器151以及第二緩沖存儲器152提供電力及時鐘信號。此外，同時使虛擬操作平臺130工作，轉(zhuǎn)換高性能處理器151使用的第二指令代碼，使得本來在高性能處理器151上工作的任務(wù)以及第二0S121在低耗電處理器141上也工作。在電源模式211為高速待機(jī)模式的情況下，以高性能處理器151的復(fù)原為目的，保存第二緩沖存儲器152中存儲的數(shù)據(jù)。在高速待機(jī)模式時，低耗電處理器141、第一緩沖存儲器142以及虛擬操作平臺130的工作內(nèi)容與省電工作模式相同。此外，在高速待機(jī)模式時，電源控制電路170對第二緩沖存儲器152提供電力，以保存第二緩沖存儲器152中存儲的數(shù)據(jù)。另外，電源控制電路170不對第二處理器151提供電力，不對第二處理器151以及第二緩沖存儲器152提供時鐘信號。由此，高性能處理器151—旦啟動就能夠立即使用第二緩沖存儲器152中存儲的信息進(jìn)行處理。另外，在高速待機(jī)模式時，由于僅保存數(shù)據(jù)，因此可以不對第二緩沖存儲器152進(jìn)行時鐘信號的供給。但應(yīng)當(dāng)注意的是，在進(jìn)行后述的監(jiān)視控制(snoopcontrol)的情況下，必須對第二緩沖存儲器152進(jìn)行無效處理，且需要進(jìn)行時鐘信號的供給。最后，在電源模式211為高速工作模式的情況下，意味著上述的高速工作模式。在高速工作模式時，電源控制電路170對低耗電處理器141、高性能處理器151、第一緩沖存儲器142以及第二緩沖存儲器152的全部均提供電力并提供時鐘信號。本來在高性能處理器151上工作的任務(wù)以及第二OS121原封不動地由高性能處理器151來執(zhí)行，因此沒有必要轉(zhuǎn)換第二指令代碼以由低耗電處理器141執(zhí)行。因此，無須讓虛擬操作平臺130工作。如上所述，電源控制電路170通過根據(jù)電源模式寄存器171的各個值(電源模式)變更電力的供給工作、時鐘信號的供給工作以及虛擬操作平臺130的工作，能夠進(jìn)行細(xì)致的省電控制。此外，在省電工作模式以及高速待機(jī)模式中，通過使虛擬操作平臺130進(jìn)行仿真工作，本來應(yīng)在高性能處理器151上工作的任務(wù)以及OS能夠在低耗電處理器141上工作。另夕卜，所謂仿真工作(enmlationoperation)表示將高性能處理器151使用的第二指令代碼轉(zhuǎn)換為低耗電處理器141能夠執(zhí)行的指令代碼，使低耗電處理器141執(zhí)行轉(zhuǎn)換的指令代碼的工作。由此，能夠盡可能地抑制省電時對高性能處理器151的電力供給，從而能夠進(jìn)行進(jìn)一步的省電化。同時，通過設(shè)置待機(jī)模式以及高速待機(jī)模式，能夠進(jìn)一步降低在重新開始對低耗電處理器141或高性能處理器151提供電力時因緩沖存儲錯誤(cachemiss)造成的延遲，還具有進(jìn)一步的化以及應(yīng)答時間縮短等效果。圖9是用于說明本第二實(shí)施例中的電源控制電路170的工作的一個例子的流程圖。另外，在本實(shí)施例中，假設(shè)電源控制電路170內(nèi)部存在電源控制用微處理器，描述通過處理流程而實(shí)現(xiàn)的例子，但也可以通過邏輯電路或時序電路等硬件來實(shí)現(xiàn)。首先，電源控制電路170監(jiān)視電源模式寄存器171的設(shè)定值(在該例子中為電源模式)的改變，如果檢測到設(shè)定值的改變，則進(jìn)入步驟S22的處理(步驟S21)。在檢測到電源模式寄存器171的設(shè)定值的改變的情況下，電源控制電路170使用圖8所示的對應(yīng)表210確定與被改變的設(shè)定值(電源模式)對應(yīng)的控制對象，對確定的控制對象(電源塊)提供電力(步驟S22)。隨后，如果被新提供有電力的電源塊中包含的硬件(處理器以及緩沖存儲器等)的工作穩(wěn)定，電源控制電路170對相同的對應(yīng)表210中存儲的被確定的電源塊提供時鐘信號(步驟S23)。另外，通常，電力供給以及時鐘信號供給的穩(wěn)定等待時間是硬件固有的常數(shù)。因此，為了使工作穩(wěn)定，可以利用時鐘/看門狗定時器(未圖示)等，等待在中斷等待或輪詢(polling)中被確定的時間的經(jīng)過。隨后，如果被新提供有時鐘信號的電源塊中包含的硬件(處理器以及緩沖存儲器等)的工作穩(wěn)定，電源控制電路170按照對應(yīng)表210，判斷改變前的電源模式和改變后的電源模式的虛擬操作平臺130的仿真工作是否有改變(步驟S24)。如果判斷為有改變(步驟S24中為"是")，進(jìn)入歩驟S25的處理，如果判斷為沒有改變(步驟S24為"否")，返回步驟S21的處理。圖8所示的對應(yīng)表210為每個電源模式211保存有關(guān)是否使虛擬操作平臺130的仿真功能有效的信息214。例如，與"關(guān)機(jī)模式"或"待機(jī)模式"對應(yīng)的虛擬操作平臺130的信息214是"不工作"。這意味著在電源模式為關(guān)機(jī)模式或待機(jī)模式的情況下，虛擬操作平臺130不工作。在此情況下，當(dāng)然，虛擬操作平臺130的仿真工作不是有效的(即無效)。此外，與"省電工作模式"或"高速待機(jī)模式"對應(yīng)的虛擬操作平臺130的信息214是"仿真工作"。這意味著在電源模式為"省電工作模式"或"高速待機(jī)模式"的情況下，使虛擬操作平臺130工作，并使虛擬操作平臺130的仿真功能有效。此外，與"高速工作模式"對應(yīng)的虛擬操作平臺130的信息214是"不工作，或者工作(但是，不進(jìn)行仿真)"。這意味著在電源模式為"高速工作模式"的情況下，雖然有可能使虛擬操作平臺130工作，但是使虛擬操作平臺130的仿真功能無效。在步驟S24中，所謂判斷仿真工作是否有改變，是指判斷改變前的電源模式和改變后的電源模式的虛擬操作平臺130的仿真工作是否從無效變更為有效或者從有效變更為無效。例如，在電源模式從高速工作模式變更為省電工作模式的情況下，由于仿真功能從無效變更為有效，因此電源控制電路170判斷為仿真工作有改變。另一方面，在電源模式從高速待機(jī)模式變更為省電工作模式的情況下，由于仿真功能無變化，因此電源控制電路170判斷為仿真工作無改變。在歩驟S24中判斷為仿真工作有改變的情況下，電源控制電路170對低耗電處理器141發(fā)出用于使仿真工作有效或無效的通知(步驟S25)。在收到用于使仿真工作有效的通知時，低耗電處理器141執(zhí)行存儲器110內(nèi)存儲的用于使虛擬操作平臺130內(nèi)的仿真工作起作用的程序。此外，在收到用于使仿真工作無效的通知時，低耗電處理器141停止執(zhí)23行用于使仿真工作起作用的程序。作為在歩驟S25中對低耗電處理器141進(jìn)行通知的具體方法例如考慮通過中斷進(jìn)行的通知。此外，除了通過中斷對低耗電處理器141進(jìn)行通知之外，還可以采用虛擬操作平臺130輪詢電源模式寄存器171的值加以確認(rèn)的方法。歩驟S25的處理結(jié)束之后，返回歩驟S21的處理。通過基于圖9所示的處理流程使電源控制電路170工作，能夠根據(jù)電源模式寄存器171的各個值進(jìn)行電力的供給、時鐘信號的供給以及仿真工作的變更。另夕卜，在本實(shí)施例中，低耗電處理器141可以將通過執(zhí)行第一指令代碼以及轉(zhuǎn)換的指令代碼的其中之一而生成的第一數(shù)據(jù)存儲到存儲器110中，高性能處理器151可以將通過執(zhí)行第二指令代碼而生成的第二數(shù)據(jù)存儲到存儲器110中。此外，低耗電處理器141可以將通過使用存儲器110中存儲的第一數(shù)據(jù)執(zhí)行第一指令代碼而生成的新數(shù)據(jù)存儲到第一緩沖存儲器142中，將通過使用存儲器110中存儲的第二數(shù)據(jù)執(zhí)行轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到第一緩沖存儲器142中，高性能處理器151可以將通過使用存儲器110中存儲的第二數(shù)據(jù)執(zhí)行第二指令代碼而生成的新數(shù)據(jù)存儲到第二緩沖存儲器152中。此外，低耗電處理器141可以將通過使用存儲器110中存儲的第一數(shù)據(jù)執(zhí)行第一指令代碼而生成的新數(shù)據(jù)存儲到存儲器110以及第一緩沖存儲器142中，將通過使用存儲器110中存儲的第二數(shù)據(jù)執(zhí)行轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到存儲器110以及第一緩沖存儲器142中，高性能處理器151可以將通過使用存儲器110中存儲的第二數(shù)據(jù)執(zhí)行第二指令代碼而生成的新數(shù)據(jù)存儲到存儲器110以及第二緩沖存儲器152中。(第三實(shí)施例)在本發(fā)明的上述的實(shí)施例中，說明了以處理器為中心的低耗電化技術(shù)。但是，一般而言，低耗電化技術(shù)必須包含存儲器以及周邊模塊來實(shí)現(xiàn)。例如，在通常的多處理器系統(tǒng)以及多中樞LSI中，周邊模塊群通常在硬件上或者初始化時與各個處理器一對一地對應(yīng)，或者對請求處理的處理器進(jìn)行中斷等的結(jié)果通知。但是，在上述的實(shí)施例中，如果進(jìn)行中斷等的處理器與周邊模塊群存在有關(guān)系，則不希望的處理器有時會在中斷等時機(jī)工作，從而無法實(shí)現(xiàn)所期望的低耗電化。如前所述，在以往的多處理器系統(tǒng)中，各個中斷往往根據(jù)該中斷的種類而被分配給各個處理器。然而，本第三實(shí)施例的多處理器系統(tǒng)設(shè)置用于一旦接收到來自周邊模塊群的中斷信號，根據(jù)電源模式將中斷通知給哪個處理器的結(jié)構(gòu)。圖IO是表示本第三實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖10中，標(biāo)注了與圖1或圖6相同符號的結(jié)構(gòu)要素是相同或與之相當(dāng)?shù)慕Y(jié)構(gòu)要素，因此這里省略其詳細(xì)說明。在圖10中，本第三實(shí)施例的多處理器系統(tǒng)4包括內(nèi)部總線180、存儲器IIO、第一處理器141、第一緩沖存儲器142、第二處理器151、第二緩沖存儲器152、電源控制電路170a以及周邊模塊群160a。另夕卜，在圖10中，示意的是周邊模塊群160a包含中斷控制器161的結(jié)構(gòu)，但也可以采用中斷控制器161與周邊模塊群160a分別獨(dú)立的結(jié)構(gòu)。中斷控制器161在周邊模塊群160a內(nèi)，在來自用戶或外部環(huán)境的事件發(fā)生，或者處理器請求的處理結(jié)束的時刻，對處理器產(chǎn)生中斷，進(jìn)行必要的處理。信號線25傳輸包含周邊模塊群160a中發(fā)生的事件的中斷信號。電源控制電路170a除了電源模式寄存器171之外，還包含中斷時間控制電路172、中斷對應(yīng)表173以及多路分離器(demultiplexer)174。多路分離器174是用于決定將通過中斷信號線25接收到的中斷信號通知給低耗電處理器141或高性能處理器151的哪個處理器的電路。多路分離器174通過信號線22與低耗電處理器141連接，通過信號線23與高性能處理器151連接。多路分離器174在對低耗電處理器141通知中斷信號的情況下通過信號線22傳輸中斷信號，在對高性能處理器151通知中斷信號的情況下通過信號線23傳輸中斷信號。中斷對應(yīng)表173是用于根據(jù)各個中斷原因確定中斷通知對象處理器的表數(shù)據(jù)。中斷對應(yīng)表173內(nèi)設(shè)有既定(default)的中斷通知對象處理器，但多路分離器174并不只利用該表數(shù)據(jù)，還參照電源模式寄存器171中存儲的電源模式的值來確定中斷對象處理器。具體而言，多路分離器174采用的基本方法是，在省電工作模式時對低耗電處理器141通知中斷，在高速工作模式時對使用中斷對應(yīng)表173選擇的處理器通知中斷。另外，作為電源模式的種類，以設(shè)置與圖8所示的模式相同的關(guān)機(jī)模式、待機(jī)模式、省電工作模式、高速待機(jī)模式以及高速工作模式這五個工作模式(電源模式)的情況為例進(jìn)行說明。關(guān)于與圖IO對應(yīng)的中斷對象處理器的確定方法，為了容易理解，使用圖ll至圖14所示的表以及處理流程進(jìn)行說明。中斷時間控制電路172是用于控制將由中斷控制器161接收到的中斷信號通知給對應(yīng)的處理器的時機(jī)的電路。例如，在應(yīng)被通知中斷的處理器的電源模式為待機(jī)模式或關(guān)機(jī)模25式的情況下，需要進(jìn)行等待直到對應(yīng)的處理器變成能夠受理中斷的狀態(tài)為止。另一方面，中斷與處理器是否處于能受理中斷的狀態(tài)無關(guān)而獨(dú)立發(fā)生。因此，中斷時間控制電路172例如由延遲電路等構(gòu)成，具有延遲向?qū)?yīng)的處理器傳輸中斷信號的功能，以便在接收到中斷信號的情況下，能夠在等待對應(yīng)的處理器變成能受理中斷的狀態(tài)后進(jìn)行通知。另外，在需要對待機(jī)模式或關(guān)機(jī)模式的處理器通知中斷的情況下，啟動對應(yīng)的處理器，在處理器穩(wěn)定的時候通知中斷的功能通常被裝載在一般的處理器中。但是，在本實(shí)施例中，需要虛擬操作平臺130的啟動、以及使用第一緩沖存儲器142以及第二緩沖存儲器152等的工作環(huán)境的設(shè)定。本實(shí)施例的特征在于，使延遲中斷時間控制電路172傳輸中斷信號的延遲時間在虛擬操作平臺130的啟動處理結(jié)束所需要的時間以上。由此，不會出現(xiàn)由于在啟動虛擬操作平臺130之前向?qū)?yīng)的處理器通知中斷，使得在中斷處理執(zhí)行過程中發(fā)生未定義指令例外，而無法捕獲該例外的情況，從而能夠安全地繼續(xù)處理。在本實(shí)施例中，說明了將中斷時間控制電路172作為硬件(電路)來實(shí)現(xiàn)的例子，但也可以采用包括實(shí)現(xiàn)上述功能的軟件(程序)的結(jié)構(gòu)。通過采用如上所述的結(jié)構(gòu)，能夠在省電工作模式時向低耗電處理器141通知中斷，在高速工作模式時向?qū)?yīng)的處理器通知中斷，在省電工作模式時，可以不進(jìn)行對高性能處理器151的中斷通知。圖11是表示本第三實(shí)施例中使用的中斷對應(yīng)表的一個例子的圖。中斷對應(yīng)表在以既定將中斷請求對象處理器分配給低耗電處理器141或高性能處理器151時使用。在圖11中，中斷對應(yīng)表173包含后述的中斷請求源信息221以及中斷對象信息222。中斷請求源信息221是用于確定從中斷控制器161接收到的中斷信號的請求源的信息。中斷對象信息222是表示使低耗電處理器141以及高性能處理器151中的哪一個執(zhí)行來自請求源的請求的信息。電源控制電路170a存儲將從中斷控制器161接收到的中斷信號的請求源與執(zhí)行來自請求源的請求的處理器對應(yīng)起來的中斷對應(yīng)表173。圖11示出的是如下的例子，即在中斷請求源是在省電工作模式時也工作的串行通信或網(wǎng)絡(luò)設(shè)備的情況下，以既定將對應(yīng)的處理分配給低耗電處理器141，在中斷請求源是圖像處理或顯示器顯示等需要處理的設(shè)備的情況下，以既定將對應(yīng)的處理分配給高性能處理器151。電源控制電路170a在接收到來自中斷控制器161的中斷通知的情況下，確定請求源，基于被確定的請求源來確定以既定值分配的處理器。請求源的確定，例如可以通過在傳輸中斷請求時將請求源的信息與中斷請求對應(yīng)起來一起傳輸來實(shí)現(xiàn)。即，中斷控制器161將包含中斷請求、用于確定請求源的請求源確定信息的中斷信號向電源控制電路170a傳輸。圖12是表示工作對應(yīng)表的一個例子的圖，該工作對應(yīng)表表示基于電源模式寄存器171以及中斷對應(yīng)表173的工作內(nèi)容。另外，關(guān)于本實(shí)施例的電源控制，可以由電源控制電路170a通過在其內(nèi)部裝載電源控制用微處理器，并用持有作為表數(shù)據(jù)的工作對應(yīng)表230的程序構(gòu)成來進(jìn)行電源控制，也可以通過用時序電路或邏輯電路構(gòu)成工作對應(yīng)表230來進(jìn)行電源控制。電源控制電路170a在使用圖ll所示的中斷對應(yīng)表173確定了既定分配的處理器后，使用圖12所示的工作對應(yīng)表230，根據(jù)電源模式確定實(shí)際分配的處理器，并且決定讓中斷時間控制電路172以及多路分離器174如何工作。在圖12所示的工作對應(yīng)表230中，由電源控制電路170a控制的電源模式231、使用圖11所示的中斷對應(yīng)表173所確定的既定的處理器232、多路分離器174實(shí)際通知中斷的處理器233、以及中斷時間控制電路172的工作內(nèi)容234相對應(yīng)。電源控制電路170a存儲將電源模式、使用中斷對應(yīng)表173確定的處理器、多路分離器174實(shí)際通知中斷的處理器、和中斷時間控制電路172的工作內(nèi)容對應(yīng)起來的工作對應(yīng)表230。電源控制電路170a保存圖12所示的工作對應(yīng)表230，使用電源模式寄存器171以及中斷對應(yīng)表173，控制多路分離器174的工作以及中斷時間控制電路172的工作。在圖12中，例如，在電源模式231為關(guān)機(jī)模式或待機(jī)模式，參照中斷對應(yīng)表173而被確定的既定的處理器232為低耗電處理器141的情況下，多路分離器174通知中斷的處理器233為低耗電處理器141，中斷時間控制電路172的工作234是等待低耗電處理器141的穩(wěn)定。這意味著在電源控制電路170a對第一電源塊140(低耗電處理器141以及第一緩沖存儲器142)開始電力供給后，利用中斷時間控制電路172讓從多路分離器174向低耗電處理器141的中斷通知延遲低耗電處理器141達(dá)到穩(wěn)定為止的時間。此時，假設(shè)第一緩沖存儲器142穩(wěn)定所需要的時間比低耗電處理器141穩(wěn)定所需要的時間短。此外，在電源模式231為關(guān)機(jī)模式或待機(jī)模式，參照中斷對應(yīng)表173而被確定的既定的處理器232為高性能處理器151的情況下，多路分離器174通知中斷的處理器233為低耗電處理器141，中斷時間控制電路172的工作234是等待低耗電處理器141的穩(wěn)定以及等待虛擬操作平臺130的啟動。這意味著在電源控制電路170a對第一電源塊140(低耗電處理器141以及第一緩沖存儲器142)開始電力供給后，利用中斷時間控制電路172讓從多路分離器174向低耗電處理器141的中斷通知延遲將低耗電處理器141達(dá)到穩(wěn)定為止的時間與啟動虛擬操作平臺130且仿真工作變?yōu)橛行橹沟臅r間相加所得到的時間。此外，在電源模式231為省電工作模式或高速待機(jī)模式，參照中斷對應(yīng)表173而被確定的既定的處理器232為低耗電處理器141的情況下，多路分離器174通知中斷的處理器233為低耗電處理器141，中斷時間控制電路172的工作234是即刻通知中斷。這意味著不進(jìn)行中斷時間控制電路172的延遲處理，而進(jìn)行從多路分離器174向低耗電處理器141的中斷通知。此外，在電源模式231為省電工作模式，參照中斷對應(yīng)表173而被確定的既定的處理器232為高性能處理器151的情況下，多路分離器174通知中斷的處理器233為低耗電處理器141，中斷時間控制電路172的工作234是等待虛擬操作平臺130的啟動。這意味著利用中斷時間控制電路172讓從多路分離器174向低耗電處理器141的中斷通知延遲虛擬操作平臺130的啟動結(jié)束為止的時間，以便由低耗電處理器141執(zhí)行本來應(yīng)由高性能處理器151執(zhí)行的內(nèi)容。此外，在電源模式231為高速待機(jī)模式，參照中斷對應(yīng)表173而被確定的既定的處理器232為高性能處理器151的情況下，多路分離器174通知中斷的處理器233為高性能處理器151，中斷時間控制電路172的工作234是等待高性能處理器151的穩(wěn)定以及等待緩沖存儲器間的數(shù)據(jù)移動。這意味著在電源控制電路170a對第二電源塊150(高性能處理器151以及第二緩沖存儲器152)開始電力供給后，利用中斷時間控制電路172讓從多路分離器174向高性能處理器151的中斷通知延遲將高性能處理器151達(dá)到穩(wěn)定為止的時間與更新由高性能處理器151使用的第二緩沖存儲器152的數(shù)據(jù)(第二0S121的工作環(huán)境以及指令代碼所參照的數(shù)據(jù)等)所需要的時間相加所得到的時間。此時，假設(shè)第二緩沖存儲器152的穩(wěn)定所需要的時間比高性能處理器151的穩(wěn)定所需要的時間短。此外，所謂更新第二緩沖存儲器152的數(shù)據(jù)例如第二0S121的工作環(huán)境以及指令代碼所參照的數(shù)據(jù)等所需要的時間，是指將高性能處理器151所需要的數(shù)據(jù)進(jìn)行從第一緩沖存儲器142到第二緩沖存儲器152的數(shù)據(jù)傳輸，直到數(shù)據(jù)傳輸結(jié)束為止所需要的時間。在電源模式231為省電工作模式以及高速待機(jī)模式的情況下，由于在低耗電處理器141上仿真運(yùn)行高性能處理器151的程序，因此在第一緩沖存儲器142上有時存在本來應(yīng)該由高性能處理器151使用的指令代碼以及數(shù)據(jù)。如果能夠利用由地址信息代表的識別信息來確定第一緩沖存儲器142上存在的高性能處理器151的指令代碼以及數(shù)據(jù)，則通過將28這些存儲內(nèi)容傳輸?shù)降诙彌_存儲器152，能夠?qū)⒗梅抡婀ぷ髟诘秃碾娞幚砥?41執(zhí)行的任務(wù)交接給高性能處理器151，并且能夠期待的處理。另外，還有一種假設(shè)利用后述的監(jiān)視控制電路的工作，在緩沖存儲器之間不進(jìn)行數(shù)據(jù)傳輸?shù)姆椒?。此外，在電源模?31為高速工作模式，參照中斷對應(yīng)表173而被確定的既定的處理器232為低耗電處理器141以及高性能處理器151中的任一個的情況下，多路分離器174通知中斷的處理器233與既定的處理器相同，中斷時間控制電路172的工作234是即刻通知中斷。這意味著不進(jìn)行中斷時間控制電路172的延遲處理，而進(jìn)行從多路分離器174向既定的處理器的中斷通知。另外，在圖12中，在電源模式231為關(guān)機(jī)模式、待機(jī)模式或省電工作模式的情況下，即使從中斷控制器161接收到的中斷是對高性能處理器151發(fā)出的，多路分離器174也將實(shí)際的中斷通知從高性能處理器151切換為低耗電處理器141。這是為了降低耗電。圖13以及圖14是用于說明本第三實(shí)施例的電源控制電路170a的工作的一個例子的流程圖。圖13以及圖14所示的工作可以通過在存在于電源控制電路170a中的電源控制用微處理器操作的程序來實(shí)現(xiàn)，也可以通過由實(shí)現(xiàn)圖12所示的工作的時序電路或邏輯電路構(gòu)成的硬件來實(shí)現(xiàn)。當(dāng)中斷從中斷控制器161經(jīng)由信號線25而被通知后，電源控制電路170a參照圖11所示的表信息(中斷對應(yīng)表173)，確定既定設(shè)定的應(yīng)通知中斷的處理器(步驟S31)。接著，電源控制電路170a檢査電源模式寄存器171的狀態(tài)(步驟S32)。隨后，電源控制電路170a參照圖12說明的工作對應(yīng)表230，基于既定設(shè)定的處理器和當(dāng)前的電源模式寄存器171的電源模式，確定實(shí)際應(yīng)被通知中斷的處理器(步驟S33)。接著，電源控制電路170a判斷在步驟S33確定的應(yīng)實(shí)際通知的處理器是否處于停止?fàn)顟B(tài)(步驟S34)。在此，如果判斷為處于停止?fàn)顟B(tài)(步驟S34中為"是")，進(jìn)入步驟S35的處理，如果判斷為不處于停止?fàn)顟B(tài)(步驟S34中為"否")，進(jìn)入步驟S40的處理。在步驟S34中，如果確定的處理器處于停止?fàn)顟B(tài)，則電源控制電路170a向包含確定的處理器的電源塊提供電力以及時鐘信號(步驟S35)。接著，電源控制電路170a判斷確定的處理器是否成為穩(wěn)定工作狀態(tài)(步驟S36)。在此，如果判斷為確定的處理器已成為穩(wěn)定工作狀態(tài)(步驟S36中為"是")，轉(zhuǎn)至步驟S37的處理，如果判斷為確定的處理器未成為穩(wěn)定工作狀態(tài)(歩驟S36中為"否")，反復(fù)執(zhí)行歩驟S36的判斷，直到確定的處理器達(dá)到穩(wěn)定工作狀態(tài)為止。接著，電源控制電路170a判斷轉(zhuǎn)移到穩(wěn)定工作狀態(tài)的處理器是否為高性能處理器151(歩驟S37)。如果判斷為穩(wěn)定了的處理器是高性能處理器151(歩驟S37中為"是")，進(jìn)入歩驟S38的處理，如果判斷為穩(wěn)定了的處理器不是高性能處理器151(歩驟S37中為"否")，進(jìn)入步驟S40的處理。在步驟S37中，如果判斷為轉(zhuǎn)移到穩(wěn)定工作狀態(tài)的處理器是高性能處理器151，則在成為穩(wěn)定工作狀態(tài)以前，有可能會使本來應(yīng)在高性能處理器151上工作的程序(指令代碼)在低耗電處理器141上仿真工作。因此，作為提高性能措施的一個環(huán)節(jié)，電源控制電路170a將高性能處理器151所需要的指令代碼、指令代碼所參照的數(shù)據(jù)、在低耗電處理器141上工作的第二OS121的工作環(huán)境從第一緩沖存儲器142移動到第二緩沖存儲器152。接著，電源控制電路170a判斷從第一緩沖存儲器142到第二緩沖存儲器152的數(shù)據(jù)移動是否完成(步驟S39)。在此，如果判斷為數(shù)據(jù)移動已完成(步驟S39中為"是")，進(jìn)入步驟S40的處理，如果判斷為數(shù)據(jù)移動未完成(步驟S39中為"否")，反復(fù)執(zhí)行步驟S39的判斷，直到數(shù)據(jù)移動完成為止。由此，將高性能處理器151所需要的指令代碼以及數(shù)據(jù)預(yù)先存儲到第二緩沖存儲器152中，能夠使高性能處理器151的工作更有效率。此外，高性能處理器151在產(chǎn)生緩沖存儲錯誤的情況下，也不再需要利用監(jiān)聽工作等對第一緩沖存儲器142上存在的指令代碼以及數(shù)據(jù)進(jìn)行無效處理或更新的麻煩。接著，電源控制電路170a判斷在步驟S31中確定的既定設(shè)定的處理器和在步驟S33中確定的應(yīng)實(shí)際通知中斷的處理器是否為相同的處理器(步驟S40)。如果判斷為既定的處理器和中斷對象處理器為相同(步驟S40中為"是")，進(jìn)入步驟S43的處理。另一方面，如果判斷為既定的處理器和中斷對象處理器為不同(步驟S40中為"否")，進(jìn)入步驟S41的處理。在步驟S40中，當(dāng)判斷出為不同處理器時，既定分配給高性能處理器151的中斷處理實(shí)際上被分配給低耗電處理器141。在此情況下，需要使虛擬操作平臺130的特別是仿真工作起作用。因此，如果虛擬操作平臺130未啟動，則電源控制電路170a使虛擬操作平臺130啟動(歩驟S41)。接著，電源控制電路170a判斷虛擬操作平臺130的啟動是否完成(步驟S42)。在此，在判斷為虛擬操作平臺130的啟動已完成的情況下(步驟S42中"是")，進(jìn)入步驟S43的處理。另一方面，在判斷為虛擬操作平臺130的啟動未完成的情況下(步驟S42中"否")，反復(fù)執(zhí)行歩驟S42的判斷，直到虛擬操作平臺130的啟動完成為止。在虛擬操作平臺130的啟動完成，虛擬操作平臺130開始起作用時，電源控制電路170a向應(yīng)通知的處理器通知中斷(歩驟S43)。通過以圖13以及圖14所示的工作通知中斷，能夠在省電工作模式時向低耗電處理器141通知中斷，在高速工作模式時向與中斷請求對應(yīng)的處理器通知中斷。即，能夠在省電工作模式時不進(jìn)行對高性能處理器151的中斷通知。此外，在待機(jī)模式中，能夠延遲對處理器的中斷通知，還能保證虛擬操作平臺130、第一緩沖存儲器142以及第二緩沖存儲器152的更可靠和更有效率的工作。(第四實(shí)施例)在上述的第三實(shí)施例中，描述了第一緩沖存儲器142以及第二緩沖存儲器152的有效的利用方法。但是，在多個處理器共享存儲器進(jìn)行工作的情況下，通常要在緩沖存儲器之間進(jìn)行監(jiān)視控制(snoopcontrol)。所謂監(jiān)視控制，是指保證在多個處理器之間共享的指令代碼或數(shù)據(jù)的連貫性的控制方法。在監(jiān)視控制中，監(jiān)視從各個處理器向共享存儲器的寫入工作，當(dāng)一方的處理器進(jìn)行寫入后，將另一方的處理器所利用的緩沖存儲器的相應(yīng)條目(entry)進(jìn)行無效處理或更新。由此，與多個處理器對應(yīng)的緩沖存儲器之間的指令代碼以及數(shù)據(jù)的連貫性得以保證，不會發(fā)生邏輯上的矛盾。圖15是表示本第四實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖15中，與對圖1、圖6以及圖7標(biāo)注的符號相同的結(jié)構(gòu)要素是相同或與之相當(dāng)?shù)慕Y(jié)構(gòu)要素，因此這里省略其詳細(xì)說明。在圖15中，本第四實(shí)施例的多處理器系統(tǒng)5包括內(nèi)部總線180、存儲器110、第一處理器141、第一緩沖存儲器142、第一監(jiān)視控制電路143、第二處理器151、第二緩沖存儲器152、第二監(jiān)視控制電路153、電源控制電路170以及周邊模塊群160。第一處理器電源塊140a中包含有低耗電處理器141，第一緩存電源塊140c中包含有第一緩沖存儲器142以及第一監(jiān)視控制電路143。第二處理器電源塊150a中包含有第二處理器151，第二緩存電源塊150c中包含有第二緩沖存儲器152以及第二監(jiān)視控制電路153。在圖15中，第一監(jiān)視控制電路143監(jiān)視從低耗電處理器141向第一緩沖存儲器142的數(shù)據(jù)寫入工作，進(jìn)行寫入后，請求第二緩沖存儲器152的相應(yīng)條目的無效處理或更新。此外，第二監(jiān)視控制電路153監(jiān)視從高性能處理器151向第二緩沖存儲器152的數(shù)據(jù)寫入工作，進(jìn)行寫入后，請求第一緩沖存儲器142的相應(yīng)條目的無效處理或更新。另外，監(jiān)視控制電路的一般控制方法例如在特開平4_191946號公報等中公開。在本第四實(shí)施例中，第一監(jiān)視控制電路143包括有效計(jì)數(shù)器1431，第二監(jiān)視控制電路153包括有效計(jì)數(shù)器1531。另外，有效計(jì)數(shù)器1431、1531相當(dāng)于有效數(shù)據(jù)數(shù)目保存部的一個例子。有效計(jì)數(shù)器1431是表示第一緩沖存儲器142中存儲的有效的數(shù)據(jù)條目數(shù)的計(jì)數(shù)器，有效計(jì)數(shù)器1531是表示第二緩沖存儲器152中存儲的有效的數(shù)據(jù)條目數(shù)的計(jì)數(shù)器。例如，當(dāng)相應(yīng)的緩沖存儲器中不存在數(shù)據(jù)等緩沖存儲錯誤發(fā)生時，從存儲器110訪問該數(shù)據(jù)，并在對應(yīng)的緩沖存儲器中寫入(加載)訪問的數(shù)據(jù)，在以后的處理中使用寫入到緩沖存儲器中的數(shù)據(jù)進(jìn)行處理，因此能夠縮短與數(shù)據(jù)訪問有關(guān)的處理。此時，有效計(jì)數(shù)器1431、1531使計(jì)數(shù)值增加相當(dāng)于在緩沖存儲器中新寫入的有效數(shù)據(jù)的數(shù)目的值。在本第四實(shí)施例中，說明在任務(wù)113中包含的多個指令代碼的執(zhí)行過程中，電源模式從高速工作模式經(jīng)過高速待機(jī)模式變化為省電工作模式時，有效計(jì)數(shù)器1431、1531的計(jì)數(shù)值如何變化。首先，在電源模式為高速工作模式的情況下，任務(wù)113中包含的指令代碼以及第二OS121由高性能處理器151執(zhí)行。此時由于任務(wù)113中包含的指令代碼的執(zhí)行，高性能處理器151通過內(nèi)部總線180從存儲器110中讀入數(shù)據(jù)。在此情況下，從存儲器110讀入的數(shù)據(jù)也被寫入第二緩沖存儲器152中。此時，有效計(jì)數(shù)器1531的計(jì)數(shù)值增加相當(dāng)于新讀入的數(shù)據(jù)的數(shù)目的值。接著，假設(shè)電源模式切換為高速待機(jī)模式。在高性能處理器151完成了當(dāng)前執(zhí)行的指令代碼的執(zhí)行之后，停止對高性能處理器151的電力供給。在本來應(yīng)由高性能處理器151執(zhí)行的任務(wù)113中包含的多個指令代碼中，后續(xù)于讓高性能處理器151完成了處理的指令代碼的指令代碼，通過虛擬操作平臺130的仿真工作而由低耗電處理器141執(zhí)行。此時，假設(shè)低耗電處理器141通過內(nèi)部總線180在存儲器110中寫入數(shù)據(jù)。此時，寫入存儲器110之前的數(shù)據(jù)有可能被存儲到第二緩沖存儲器152中。這種情況下，不能保證新寫入的數(shù)據(jù)與第二緩沖存儲器152中存儲的數(shù)據(jù)的連貫性。因此，第一監(jiān)視控制電路143監(jiān)視向第一緩沖存儲器142的寫入，在進(jìn)行了寫入的情況下，經(jīng)由第二監(jiān)視控制電路153，對第二緩沖存儲器152請求相同數(shù)據(jù)的無效處理或更新。由此，第二緩沖存儲器152的有效的數(shù)據(jù)條目數(shù)減少，因此第二監(jiān)視控制電路153使有效計(jì)數(shù)器1531的值減少相當(dāng)于減少的數(shù)據(jù)的數(shù)目的值。32如果高性能處理器151所需要的有效的數(shù)據(jù)條目數(shù)為一定值以下，即使停止向?qū)?yīng)的第二緩沖存儲器152的電力供給，再次提供電力時的緩沖存儲錯誤造成的性能劣化往往也不大。因此，通過上述的第一監(jiān)視控制電路143以及第二監(jiān)視控制電路153的工作，在有效計(jì)數(shù)器1531的值為一定值以下時，能夠?qū)㈦娫茨Ｊ皆O(shè)定為省電工作模式，停止向第二緩沖存儲器152的電力供給。通過以此方式構(gòu)成，能夠利用有效計(jì)數(shù)器1531得到保證第二緩沖存儲器152與存儲器110的連貫性的有效數(shù)據(jù)的數(shù)目。利用有效計(jì)數(shù)器1431得到保證第一緩沖存儲器142與存儲器110的連貫性的有效數(shù)據(jù)的數(shù)目的方法也與此相同。在本第四實(shí)施例中，第一監(jiān)視控制電路143定期檢查有效計(jì)數(shù)器1431的值，第二監(jiān)視控制電路153定期檢査有效計(jì)數(shù)器1531的值。第一監(jiān)視控制電路143或第二監(jiān)視控制電路153根據(jù)需要，經(jīng)由控制信號線26或27向電源控制電路170傳輸停止對相應(yīng)的緩存電源塊的電力供給的指令信號。收到指令信號的電源控制電路170經(jīng)由電力供給線32或33停止對該緩存電源塊(在此例子中是第一緩存電源塊140c或第二緩存電源塊150c)的電力供給。有效計(jì)數(shù)器1531保存在第二緩沖存儲器152中存儲的數(shù)據(jù)與存儲器110中存儲的數(shù)據(jù)之間連貫性得以保證的數(shù)據(jù)的數(shù)目，電源控制電路170在抑制向高性能處理器151提供的電力的期間，如果由有效計(jì)數(shù)器1531保存的連貫性得以保證的數(shù)據(jù)的數(shù)目成為指定值以下，則抑制向第二緩沖存儲器152的電力供給。此外，在電源控制電路170抑制向高性能處理器151提供的電力的期間，如果由于低耗電處理器141將通過執(zhí)行轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到存儲器110中，而使在第二緩沖存儲器152中存儲的數(shù)據(jù)與存儲器110中存儲的數(shù)據(jù)之間連貫性得不到保證，則第二監(jiān)視控制電路153使第二緩沖存儲器152中存儲的連貫性不再能保證的數(shù)據(jù)無效。圖15所示的多處理器系統(tǒng)5，即使在電力僅被提供給包含緩沖存儲器的電源塊的情況下，也能在該緩沖存儲器內(nèi)的有效的數(shù)據(jù)減少的時刻自動停止電力供給，能夠進(jìn)一步減少沒有必要的電力消耗。圖16以及圖17是用于說明本第四實(shí)施例的監(jiān)視控制電路(第一監(jiān)視控制電路143以及第二監(jiān)視控制電路153)的工作的一個例子的流程圖。圖16以及圖17所示的工作可以通過程序來實(shí)現(xiàn)，也可以通過由時序電路或邏輯電路構(gòu)成的硬件來實(shí)現(xiàn)。當(dāng)對包含監(jiān)視控制電路所監(jiān)視的緩沖存儲器的緩存電源塊進(jìn)行電力供給，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153對自身監(jiān)視的緩沖存儲器進(jìn)行初始化處理(歩驟S51)。g卩，當(dāng)對第一緩存電源塊H0c進(jìn)行電力供給時，第一監(jiān)視控制電路143對自身監(jiān)視的第一緩沖存儲器142進(jìn)行初始化處理。此外，當(dāng)對第二緩存電源塊150c進(jìn)行電力供給時，第二監(jiān)視控制電路153對自身監(jiān)視的第二緩沖存儲器152進(jìn)行初始化處理。在初始化處理中，對緩沖存儲器內(nèi)的全部的條目進(jìn)行無效處理、以及將有效計(jì)數(shù)器1431(在第二監(jiān)視控制電路153的情況下是有效計(jì)數(shù)器1531)清零(重置)等。隨后，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153轉(zhuǎn)移到通過內(nèi)部總線180對存儲器110內(nèi)的數(shù)據(jù)的處理監(jiān)視(transactionmonitoring)、以及由于緩沖存儲錯誤引起的對緩沖存儲器內(nèi)的數(shù)據(jù)加載(dataloading)的監(jiān)視等待狀態(tài)。即，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153轉(zhuǎn)移到既監(jiān)視從另一個處理器對存儲器110的數(shù)據(jù)寫入、又監(jiān)視由緩沖存儲錯誤引起的對緩沖存儲器內(nèi)的數(shù)據(jù)寫入的事件監(jiān)視等待狀態(tài)(步驟S52)。第一監(jiān)視控制電路143或第二監(jiān)視控制電路153在發(fā)生了監(jiān)視對象事件的情況下，判斷發(fā)生的事件是否是使用其他監(jiān)視控制電路所監(jiān)視的緩沖存儲器的處理器(以下稱作其他處理器)通過內(nèi)部總線180對存儲器110進(jìn)行了寫入(步驟S53)。g卩，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153判斷其他處理器是否將數(shù)據(jù)寫入了存儲器110。例如，假設(shè)作為對象的處理器是高性能處理器151。此時，在作為其他處理器的低耗電處理器141對存儲器110進(jìn)行了寫入的情況下，監(jiān)視該處理的、作為其他監(jiān)視控制電路的第一監(jiān)視控制電路143經(jīng)由第二監(jiān)視控制電路153請求第二緩沖存儲器152內(nèi)的相同數(shù)據(jù)的無效處理或更新。因此，第二監(jiān)視控制電路153能夠通過判斷是否是第二緩沖存儲器152內(nèi)的相同數(shù)據(jù)的無效處理或更新的請求，來檢查低耗電處理器141是否對存儲器110寫入了數(shù)據(jù)。在此，如果判斷為是其他處理器對存儲器110的寫入(步驟S53中為"是")，進(jìn)入步驟S57的處理，如果判斷為不是其他處理器對存儲器110的寫入(步驟S53中為"否")，進(jìn)入步驟S54的處理。當(dāng)在步驟S53中判斷為不是其他處理器對存儲器110的寫入，即，是本處理器對緩沖存儲器的數(shù)據(jù)加載時，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153判斷是否發(fā)生了自身所監(jiān)視的緩沖存儲器內(nèi)的緩沖存儲錯誤(步驟S54)。在此，如果判斷為發(fā)生了緩沖存儲錯誤(步驟S54中為"是")，進(jìn)入歩驟S55的處理，如果判斷為未發(fā)生緩沖存儲錯誤(歩驟S54中為"否")，則返回歩驟S52的處理。當(dāng)在步驟S54中判斷為發(fā)生了緩沖存儲錯誤時，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153將該地址的緩沖存儲數(shù)據(jù)從存儲器110中加載到自身監(jiān)視的緩沖存儲器(以下稱作本緩沖存儲器)(步驟S55)。接著，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153使有效計(jì)數(shù)器1431(在第二監(jiān)視控制電路153的情況下是有效計(jì)數(shù)器1531)的值增加相當(dāng)于通過向本緩沖存儲器加載而增加的有效條目數(shù)的數(shù)(歩驟S56)。由此，作為本緩沖存儲器中存在的數(shù)據(jù)，并且與存儲器110的數(shù)據(jù)保證連貫性的數(shù)據(jù)的條目數(shù)被存儲到有效計(jì)數(shù)器1431(在第二監(jiān)視控制電路153的情況下是有效計(jì)數(shù)器1531)內(nèi)。接著，歩驟S56的處理完成之后，返回歩驟S52的處理。此外，當(dāng)在步驟S53中判斷為是其他處理器對存儲器110的寫入時，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153為了保證本緩沖存儲器上的數(shù)據(jù)的連貫性，判斷其他處理器寫入存儲器110中的數(shù)據(jù)是否存在于本緩沖存儲器內(nèi)(步驟S57)。在此，如果判斷為本緩沖存儲器中存在該數(shù)據(jù)(步驟S57中為"是")，進(jìn)入歩驟S58的處理，如果判斷為本緩沖存儲器中不存在該數(shù)據(jù)(步驟S57中為"否")，返回步驟S52的處理。當(dāng)在步驟S57中判斷為本緩沖存儲器中存在該數(shù)據(jù)時，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153對該數(shù)據(jù)的緩沖存儲條目(cacheentry)進(jìn)行無效處理或更新(步驟S58)。另外，在步驟S58中，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153是執(zhí)行數(shù)據(jù)的無效處理還是更新，通常依賴于多個處理器間的數(shù)據(jù)共享方式。例如，在多個處理器并行處理共享數(shù)據(jù)的情況下，采用更新方式較好。如果采用無效處理方式，則會發(fā)生相互進(jìn)行無效處理的顛簸現(xiàn)象(thrashingphenomenon)。相反，在一個處理器工作的程序移動(遷移)到其他處理器的情況下，應(yīng)當(dāng)采用無效處理方式。如果采用更新方式，則不需要的數(shù)據(jù)一直殘留在移動前的緩沖存儲器中。在本第四實(shí)施例中，假設(shè)在低耗電處理器141上經(jīng)由虛擬操作平臺130工作的任務(wù)在與高性能處理器151之間遷移的可能性。因此，作為在處理流程中采用無效處理方式的情況進(jìn)行了說明。艮口，在相當(dāng)于由其他處理器向存儲器IIO寫入的數(shù)據(jù)的數(shù)據(jù)存在于本緩沖存儲器中的情況下，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153對與該數(shù)據(jù)對應(yīng)的緩沖存儲條目進(jìn)行無效處理(步驟S58)。接著，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153使相應(yīng)的有效計(jì)數(shù)器的值減少相當(dāng)于經(jīng)過無效處理的條目數(shù)的數(shù)(步驟S59)。另外，雖然未圖示，但有時也存在與其他處理器向存儲器110的寫入無關(guān)、通過緩沖無效處理指令等而使緩沖存儲條目無效的情況。在此情況下，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153也需要使相應(yīng)的有效計(jì)數(shù)器的值減少相當(dāng)于經(jīng)過無效處理的條目數(shù)的數(shù)。接著，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153判斷有效計(jì)數(shù)器的值是否在預(yù)先決定的指定值以下(步驟S60)。在此，如果判斷為有效計(jì)數(shù)器的值在指定值以下(歩驟S60中為"是")，進(jìn)入步驟S61的處理，如果判斷為有效計(jì)數(shù)器的值大于指定值(歩驟S60中為"否")，返回歩驟S52的處理。當(dāng)在歩驟S60中判斷為有效計(jì)數(shù)器的值在預(yù)先決定的指定值以下時，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153判斷對本處理器的電力供給是否停止(步驟S61)。在此，如果判斷為對本處理器的電力供給停止(歩驟S61中為"是")，進(jìn)入步驟S62的處理，如果判斷為對本處理器的電力供給未停止(步驟S61中為"否")，返回步驟S52的處理。當(dāng)在步驟S61中判斷為對本處理器的電力供給停止時，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153清理(清除)本緩沖存儲器內(nèi)的數(shù)據(jù)(步驟S62)。接著，第一監(jiān)視控制電路143或第二監(jiān)視控制電路153向電源控制電路170發(fā)送停止對包含本緩沖存儲器的緩存電源塊的電力供給的指令。接收到此指令的電源控制電路170停止對該緩存電源塊的電力供給(歩驟S63)。由于本第四實(shí)施例的多處理器系統(tǒng)采用上述的結(jié)構(gòu)，所以，如果本緩沖存儲器內(nèi)的有效數(shù)據(jù)的數(shù)目低于預(yù)先決定的數(shù)，則能夠自動停止對包含本緩沖存儲器的緩存電源塊的電力供給，從而能夠進(jìn)一步減少不需要的電力消耗。此外，由于在緩沖存儲器內(nèi)的有效數(shù)據(jù)條目數(shù)開始變?yōu)橹付ㄖ狄韵潞笸Ｖ闺娏┙o，因此，即使在利用停止了電力供給的緩沖存儲器的處理器再次被啟動的情況下，也能減少由于停止對緩沖存儲器的電力供給而產(chǎn)生的影響。(第五實(shí)施例)在上述的第一至四實(shí)施例中，假設(shè)為低耗電處理器141配備通常的緩沖存儲器。一般而言，緩沖存儲器往往釆用2路至8路的組相聯(lián)緩沖存儲方式(set-associativecachesystem)。由于同時比較地址的對象被限定為2至8個，所以能夠抑制依賴于比較器個數(shù)的耗電以及電路規(guī)模。但是，相反，在只有處理器以及緩沖存儲器工作的狀態(tài)下，與發(fā)生緩沖存儲錯誤并訪問存儲器110上的數(shù)據(jù)的狀態(tài)相比，一般而言耗電較少。本第五實(shí)施例的特征在于，提供一種抑制因緩沖存儲錯誤造成的耗電增加的結(jié)構(gòu)。圖18是表示本第五實(shí)施例的多處理器系統(tǒng)的結(jié)構(gòu)的一個例子的圖。圖18中，與圖1及圖6中標(biāo)注的符號相同的結(jié)構(gòu)要素是相同或與之相當(dāng)?shù)慕Y(jié)構(gòu)要素，因此這里省略其詳細(xì)說明。在圖18中，本第五實(shí)施例的多處理器系統(tǒng)6包括內(nèi)部總線180、存儲器IIO、第一處理器141、第一緩沖存儲器142、全相聯(lián)緩沖存儲器(full-associativecachememory)144、第二處理器151、第二緩沖存儲器152、電源控制電路170以及周邊模塊群160。在圖18中，第一電源塊140d中包含低耗電處理器141、第一緩沖存儲器142以及后述的全相聯(lián)緩沖存儲器144。全相聯(lián)緩沖存儲器144具有吸收第一緩沖存儲器142的緩沖存儲錯誤的功能。在第一緩沖存儲器142中，隨著第一緩沖存儲器142內(nèi)的數(shù)據(jù)更新，廢棄不再被利用的數(shù)據(jù)時，全相聯(lián)緩沖存儲器144存儲不再被利用的數(shù)據(jù)。g卩，第一緩沖存儲器142內(nèi)的數(shù)據(jù)和全相聯(lián)緩沖存儲器144內(nèi)的數(shù)據(jù)相互不重復(fù)。全相聯(lián)緩沖存儲器144存儲與存儲到第一緩沖存儲器142的數(shù)據(jù)不重復(fù)的數(shù)據(jù)。在存儲到第一緩沖存儲器142的數(shù)據(jù)通過低耗電處理器141而被更新，并且通過低耗電處理器141將不被利用的數(shù)據(jù)從第一緩沖存儲器142中廢除時，全相聯(lián)緩沖存儲器144存儲從第一緩沖存儲器142中廢除的數(shù)據(jù)。全相聯(lián)緩沖存儲器144具有將進(jìn)行訪問請求的地址和該全相聯(lián)緩沖存儲器144內(nèi)的全部的行進(jìn)行比較的功能。另外，在此，與全部的條目進(jìn)行比較的功能并不是通過具備有相當(dāng)于第一緩沖存儲器142內(nèi)的條目數(shù)的數(shù)目的比較器來實(shí)現(xiàn)的。由于低耗電處理器141即使低速也可以以低耗電工作，因此一個比較器可以構(gòu)成依次檢查與第一緩沖存儲器142內(nèi)的條目的一致的結(jié)構(gòu)。在圖19中說明全相聯(lián)緩沖存儲器144的詳細(xì)情況。通過采用圖18所示的第五實(shí)施例，對就在之前廢除的數(shù)據(jù)，由于能夠用全相聯(lián)緩沖存儲器144吸收在第一緩沖存儲器142中發(fā)生的錯誤訪問，從而能夠減少對存儲器110的訪問次數(shù)。由此，能夠進(jìn)一步減少省電工作模式時的耗電。圖19是表示本第五實(shí)施例的全相聯(lián)緩沖存儲器144的具體結(jié)構(gòu)的一個例子的圖。圖19示意性地表示從對全相聯(lián)緩沖存儲器144輸入包括索引(Index)值301以及標(biāo)志(Tag)值302的地址信號，到輸出與輸入的地址信號對應(yīng)的數(shù)據(jù)303的電路結(jié)構(gòu)的一個例子。另外，在圖19中，省略了在全相聯(lián)緩沖存儲器144上數(shù)據(jù)不存在時與存儲器110之間的加載/存儲電路(load-storecircuit)的圖示。與全相聯(lián)緩沖存儲器144的主體對應(yīng)的數(shù)據(jù)存儲器330存儲數(shù)據(jù)。數(shù)據(jù)存儲器330中存儲的數(shù)據(jù)具有索引值331、有效位332以及數(shù)據(jù)主體333。此外，除了圖示的數(shù)據(jù)之外，還可以設(shè)置臟位(修改標(biāo)志位，dn"tyWts)(表示在第一緩沖存儲器142上是否進(jìn)行了更新的位，即，表示最終必須寫回到存儲器110上的位)以及共享位(sharingbits)(表示與其他處理器以及周邊模塊群等共享數(shù)據(jù)的位)。哈希表(hashtable)310對應(yīng)于用于表示由標(biāo)志值302對緩沖存儲器內(nèi)的數(shù)據(jù)存儲器330內(nèi)的數(shù)據(jù)的地址的提示的轉(zhuǎn)換表。哈希表310具體來說是用陣列構(gòu)成的。圖19所示的全相聯(lián)緩沖存儲器144首先通過將標(biāo)志值302作為關(guān)鍵(key)參照哈希表310，得到數(shù)據(jù)存儲器330的地址311。即，全相聯(lián)緩沖存儲器144通過從哈希表310中取出由標(biāo)志值302表示的編號的數(shù)據(jù)，得到數(shù)據(jù)存儲器330的地址311。然而，與組相聯(lián)方式不同，地址311并不一定是指對應(yīng)的緩沖存儲條目(cacheentry)。因此，全相聯(lián)緩沖存儲器144具備以0為初始值的計(jì)數(shù)器321。全相聯(lián)緩沖存儲器144通過增量器(incrementer)320使該計(jì)數(shù)器321的計(jì)數(shù)值增加，并檢査用加法器322將計(jì)數(shù)器321與地址311相加所得到的結(jié)果所表示的條目。全相聯(lián)緩沖存儲器144在有效的條目不存在的時刻結(jié)束遞增，被認(rèn)為是緩沖存儲錯誤。當(dāng)緩沖存儲器的數(shù)據(jù)存儲器330內(nèi)的該條目的索引值331與地址信號內(nèi)的索引值301一致，并且有效位332表示"Valid(有效)"時，判斷為緩沖命中(cachehit)。在電路上，由比較器340實(shí)施索引值的比較，由邏輯積電路350實(shí)施有效位的判斷。另外，在附圖的說明上，將比較器340的輸出輸入到邏輯積電路350，但在進(jìn)行有效位332的判斷之后讓比較器340進(jìn)行工作，有時會避免比較器340的不必要的工作，從而減少耗電。如果判斷為緩沖命中，則門(gate)360將數(shù)據(jù)存儲器330中存儲的該數(shù)據(jù)主體333作為輸出數(shù)據(jù)值303輸出。然后，使用輸出數(shù)據(jù)值303，進(jìn)行基于低耗電處理器141的處理，或者進(jìn)行對第一緩沖存儲器142的輸出數(shù)據(jù)值303的寫入等。此時，將為了對第一緩沖存儲器142寫入而使用的全相聯(lián)緩沖存儲器144內(nèi)的數(shù)據(jù)從數(shù)據(jù)存儲器330中刪除。通過采用如上方式，能夠避免在第一緩沖存儲器142以及全相聯(lián)緩沖存儲器144(具體而言是數(shù)據(jù)存儲器330)中存儲重復(fù)的數(shù)據(jù)，從而能夠更有效地利用第一緩沖存儲器142以及全相聯(lián)緩沖存儲器144的有限容量。在本第五實(shí)施例中，通過設(shè)置圖19所示的具有一個比較器340的全相聯(lián)緩沖存儲器144，不會大幅增加耗電，可實(shí)現(xiàn)裝載能夠?qū)⒕彌_存儲錯誤抑制到最低限度的緩沖存儲器。通過減少緩沖存儲錯誤，能夠抑制由于對存儲器110的訪問造成的耗電的增加，從而能夠38作為整體進(jìn)一步降低多處理器系統(tǒng)6的耗電。另外，上述的具體實(shí)施例中主要包含具有以下結(jié)構(gòu)的發(fā)明。本發(fā)明所提供的多處理器控制裝置包括執(zhí)行第一指令代碼的第一處理器；執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器；將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的指令轉(zhuǎn)換部；以及控制所述第一處理器以及第二處理器的至少其中之一處理器的工作的控制部，所述指令轉(zhuǎn)換部在所述第二處理器的工作被所述控制部抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器執(zhí)行所述轉(zhuǎn)換的指令代碼。本發(fā)明所提供的多處理器控制方法是用于控制執(zhí)行第一指令代碼的第一處理器，和執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器的多處理器控制方法，包括控制所述第一處理器以及第二處理器的至少其中之一處理器的工作的控制步驟；在所述控制步驟中所述第二處理器的工作受到抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的指令轉(zhuǎn)換步驟；以及由所述第一處理器執(zhí)行在所述指令轉(zhuǎn)換步驟中被轉(zhuǎn)換的指令代碼的執(zhí)行步驟。本發(fā)明所提供的多處理器控制電路是控制執(zhí)行第一指令代碼的第一處理器，和執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器的多處理器控制電路，包括將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的指令轉(zhuǎn)換電路；以及控制所述第一處理器以及第二處理器至少其中之一處理器的工作的控制電路；所述指令轉(zhuǎn)換電路在所述第二處理器的工作通過所述控制電路而被抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器執(zhí)行所述轉(zhuǎn)換的指令代碼。根據(jù)這些結(jié)構(gòu)，在抑制第二處理器的工作的期間，即使產(chǎn)生了應(yīng)在第二處理器運(yùn)行的第二指令代碼，也不用啟動第二處理器，而將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，使轉(zhuǎn)換的指令代碼在第一處理器運(yùn)行。因此，在抑制第二處理器的工作的期間，能夠減少臨時啟動第二處理器的機(jī)會，從而能夠減少由于臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力的消耗。此外，在上述多處理器控制裝置中，較為理想的是所述控制部包含控制對第二處理器提供的電力的電力控制部，所述指令轉(zhuǎn)換部在對所述第二處理器提供的電力通過所述電力控制部而被抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器執(zhí)行所述轉(zhuǎn)換的指令代碼。根據(jù)該結(jié)構(gòu)，在抑制對第二處理器提供的電力的期間，即使產(chǎn)生了應(yīng)在第二處理器運(yùn)行的第二指令代碼，也不用啟動第二處理器，將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，使轉(zhuǎn)換的指令代碼在第一處理器運(yùn)行。因此，在抑制對第二處理器提供的電力的期間，能夠減少臨時啟動第二處理器的機(jī)會，從而能夠減少由于臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力消耗。此外，在上述多處理器控制裝置中，較為理想的是所述第一處理器消耗的電力低于所述第二處理器消耗的電力。根據(jù)該結(jié)構(gòu)，由于在抑制對第二處理器提供的電力的期間，由第一處理器執(zhí)行轉(zhuǎn)換的指令代碼，因此與第二處理器執(zhí)行第二指令代碼的情況相比能夠減少耗電。此外，在上述多處理器控制裝置中，較為理想的是，所述電力控制部停止對所述第二處理器提供的電力，所述指令轉(zhuǎn)換部在對所述第二處理器提供的電力通過所述電力控制部而被停止時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。根據(jù)該結(jié)構(gòu)，由于對第二處理器提應(yīng)的電力被停止，因此能夠進(jìn)一步減少耗電。此外，在上述多處理器控制裝置中，較為理想的是，在所述電力控制部抑制對所述第二處理器提供的電力的期間，一接收到對所述第二處理器請求中斷處理的通知，向所述第一處理器通知所述中斷處理的請求，所述指令轉(zhuǎn)換部轉(zhuǎn)換與所述電力控制部通知的所述中斷處理對應(yīng)的第二指令代碼。根據(jù)該結(jié)構(gòu)，由于在對第二處理器提供的電力受到抑制的期間，即使接收到對第二處理器請求中斷處理的通知，也能減少臨時啟動第二處理器的機(jī)會，與由第二處理器進(jìn)行中斷處理的情況相比，能夠減少耗電。此外，較為理想的是，上述多處理器控制裝置還包括存儲所述第一指令代碼與所述第二指令代碼的存儲器，所述第一處理器執(zhí)行所述存儲器中存儲的所述第一指令代碼，所述第二處理器執(zhí)行所述存儲器中存儲的所述第二指令代碼。根據(jù)該結(jié)構(gòu)，由于在對第二處理器提供的電力受到抑制的期間，存儲器中存儲的第二指令代碼被轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，因此第一處理器能夠執(zhí)行轉(zhuǎn)換的指令代碼。此外，較為理想的是，上述多處理器控制裝置還包括保存用于將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的轉(zhuǎn)換表的轉(zhuǎn)換表保存部，所述指令轉(zhuǎn)換部基于由所述轉(zhuǎn)換表保存部保存的所述轉(zhuǎn)換表，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。根據(jù)該結(jié)構(gòu)，由于基于轉(zhuǎn)換表將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，因此能夠容易地將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼。另外，在上述多處理器控制裝置中，較為理想的是，所述第一處理器將通過執(zhí)行所述第一指令代碼以及所述轉(zhuǎn)換的指令代碼的其中之一而生成的第一數(shù)據(jù)存儲到所述存儲器中，所述第二處理器將通過執(zhí)行所述第二指令代碼而生成的第二數(shù)據(jù)存儲到所述存儲器中。根據(jù)該結(jié)構(gòu)，通過ty第一處理器執(zhí)行第一指令代碼以及轉(zhuǎn)換的指令代碼的其中之一而生成的第一數(shù)據(jù)被存儲到存儲器中，通過由第二處理器執(zhí)行第二指令代碼生成的第二數(shù)據(jù)被存儲到存儲器中，因此，伴隨著第一處理器或第二處理器的指令代碼的執(zhí)行而生成的數(shù)據(jù)能夠被用于后續(xù)的指令代碼的執(zhí)行。此外，較為理想的是，上述多處理器控制裝置還包括第一緩沖存儲器和第二緩沖存儲器，所述第一處理器將通過使用所述存儲器中存儲的所述第一數(shù)據(jù)執(zhí)行所述第一指令代碼而生成的新數(shù)據(jù)存儲到第一緩沖存儲器中，將通過使用所述存儲器中存儲的所述第二數(shù)據(jù)執(zhí)行所述轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到第一緩沖存儲器中，所述第二處理器將通過使用所述存儲器中存儲的第二數(shù)據(jù)執(zhí)行所述第二指令代碼而生成的新數(shù)據(jù)存儲到第二緩沖存儲器中。根據(jù)該結(jié)構(gòu)，通過執(zhí)行第一指令代碼而生成的新數(shù)據(jù)被存儲到第一緩沖存儲器中，通過使用第二數(shù)據(jù)執(zhí)行轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)被存儲到第一緩沖存儲器中，通過執(zhí)行第二指令代碼而生成的新數(shù)據(jù)被存儲到第二緩沖存儲器中。因此，由于第一處理器訪問第一緩沖存儲器，第二處理器訪問第二緩沖存儲器，所以與訪問存儲器的情況相比，能夠地進(jìn)行訪問。此外，較為理想的是，上述多處理器控制裝置還包括有效數(shù)據(jù)數(shù)目保存部，該有效數(shù)據(jù)數(shù)目保存部保存在所述第二緩沖存儲器中存儲的數(shù)據(jù)與所述存儲器中存儲的數(shù)據(jù)之間連貫性得以保證的數(shù)據(jù)的數(shù)目，所述電力控制部在抑制對所述第二處理器提供的電力的期間，當(dāng)由所述有效數(shù)據(jù)數(shù)目保存部保存的所述連貫性得以保證的數(shù)據(jù)數(shù)目成為指定值以下時，抑制向所述第二緩沖存儲器的電力供給。根據(jù)該結(jié)構(gòu)，即使在利用電力供給被抑制的第二緩沖存儲器的第二處理器再次被啟動的情況下，也能減少由于抑制對第二緩沖存儲器的電力供給而造成的影響。此外，在上述多處理器控制裝置中，較為理想的是，在向所述第二處理器提供的電力通過所述電力控制部而被抑制的期間，由于所述第一處理器將通過執(zhí)行所述轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到所述存儲器中，使得所述第二緩沖存儲器中存儲的數(shù)據(jù)與所述存41儲器中存儲的數(shù)據(jù)之間連貫性不再被保證時，所述第二處理器使所述第二緩沖存儲器中存儲的所述連貫性不再被保證的所述數(shù)據(jù)無效。根據(jù)該結(jié)構(gòu)，即使在電力供給被抑制的第二處理器再次被啟動的情況下，在第二緩沖存儲器中存儲的數(shù)據(jù)中，也只有與存儲器中存儲的數(shù)據(jù)保證連貫性的數(shù)據(jù)能夠被第二處理器所利用，因此可以不需要由再次啟動后的第二處理器進(jìn)行的第二緩沖存儲器的無效化處理。此外，較為理想的是，上述多處理器控制裝置還包括存儲與所述第一緩沖存儲器中存儲的數(shù)據(jù)不重復(fù)的數(shù)據(jù)的全相聯(lián)緩沖存儲器，在通過所述第一處理器更新存儲到所述第一緩沖存儲器的數(shù)據(jù)，并且，通過所述第一處理器從所述第一緩沖存儲器中廢除不被利用的數(shù)據(jù)時，所述全相聯(lián)緩沖存儲器存儲從所述第一緩沖存儲器中廢除的數(shù)據(jù)。根據(jù)該結(jié)構(gòu)，即使第一緩沖存儲器發(fā)生了緩沖存儲錯誤，對于在就要發(fā)生緩沖存儲錯誤之前廢除的數(shù)據(jù)，也能從全相聯(lián)緩沖存儲器中取出該數(shù)據(jù)，從而能夠補(bǔ)充第一緩沖存儲器的緩沖存儲錯誤。即，只要在第一緩沖存儲器以及全相聯(lián)緩沖存儲器的容量以內(nèi)，可以不對存儲器進(jìn)行訪問，能夠進(jìn)一步減少耗電。此外，在上述多處理器控制裝置中，較為理想的是，所述控制部控制是否對所述第二處理器提供時鐘信號，所述指令轉(zhuǎn)換部在通過所述控制部停止對所述第二處理器提供的時鐘信號時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。根據(jù)該結(jié)構(gòu)，在停止對第二處理器提供的時鐘信號的期間，即使產(chǎn)生了應(yīng)在第二處理器運(yùn)行的第二指令代碼，也不用啟動第二處理器，將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，使轉(zhuǎn)換的指令代碼在第一處理器運(yùn)行。因此，在停止對第二處理器提供的時鐘信號的期間，能夠減少臨時啟動第二處理器的機(jī)會，能夠減少由于臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力消耗。此外，在上述多處理器控制裝置中，較為理想的是，所述控制部控制是讓所述第二處理器工作還是待機(jī)，所述指令轉(zhuǎn)換部在通過所述控制部使所述第二處理器待機(jī)時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。根據(jù)該結(jié)構(gòu)，在使第二處理器待機(jī)的期間，即使產(chǎn)生了應(yīng)在第二處理器運(yùn)行的第二指令代碼，也能夠通過讓第二處理器保持著待機(jī)，將第二指令代碼轉(zhuǎn)換為第一處理器能夠執(zhí)行的指令代碼，使轉(zhuǎn)換的指令代碼在第一處理器被運(yùn)行。因此，在使第二處理器待機(jī)的期間，能夠減少臨時啟動第二處理器的機(jī)會，能夠減少由于臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力消耗。產(chǎn)業(yè)上的利用可能性本發(fā)明涉及的多處理器控制裝置、多處理器控制方法以及多處理器控制電路，例如能夠應(yīng)用于根據(jù)用戶的使用狀態(tài)控制第一處理器以及第二處理器中的至少其中之一的工作的設(shè)備，例如移動電話機(jī)等移動設(shè)備以及信息家電等嵌入設(shè)備等。更具體而言，在移動電話機(jī)的待機(jī)狀態(tài)或信息家電的待機(jī)狀態(tài)時，執(zhí)行來自用戶的操作等待以及電波狀態(tài)的監(jiān)視等，并僅使耗電小的處理器工作，抑制耗電大的處理器的電力。另一方面，在用戶操作移動電話機(jī)或信息家電的狀態(tài)時，由于需要瀏覽器以及動畫顯示等高性能處理器的執(zhí)行，所以使耗電小的處理器以及耗電大的處理器并行工作。本發(fā)明所涉及的多處理器控制裝置、多處理器控制方法以及多處理器控制電路非常適合進(jìn)行這種電力控制的移動電話機(jī)以及嵌入設(shè)備。權(quán)利要求1.一種多處理器控制裝置，其特征在于包括第一處理器，執(zhí)行第一指令代碼；第二處理器，執(zhí)行與所述第一指令代碼不同的第二指令代碼；指令轉(zhuǎn)換部，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼；以及控制部，控制所述第一處理器和所述第二處理器的至少其中之一處理器的工作；其中，所述指令轉(zhuǎn)換部，在所述第二處理器的工作被所述控制部抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器，執(zhí)行所述轉(zhuǎn)換的指令代碼。2.根據(jù)權(quán)利要求1所述的多處理器控制裝置，其特征在于所述控制部包括控制向第二處理器提供的電力的電力控制部，所述指令轉(zhuǎn)換部，在向所述第二處理器提供的電力通過所述電力控制部而被抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器執(zhí)行所述轉(zhuǎn)換的指令代碼。3.根據(jù)權(quán)利要求2所述的多處理器控制裝置，其特征在于所述第一處理器消耗的電力低于所述第二處理器消耗的電力。4.根據(jù)權(quán)利要求2所述的多處理器控制裝置，其特征在于所述電力控制部，停止對所述第二處理器提供的電力，所述指令轉(zhuǎn)換部，在對所述第二處理器提供的電力通過所述電力控制部而被停止時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。5.根據(jù)權(quán)利要求2所述的多處理器控制裝置，其特征在于所述電力控制部，在抑制對所述第二處理器提供的電力的期間，當(dāng)接收到請求對所述第二處理器的中斷處理的通知時，向所述第一處理器通知所述中斷處理的請求，所述指令轉(zhuǎn)換部，轉(zhuǎn)換與所述電力控制部通知的所述中斷處理對應(yīng)的第二指令代碼。6.根據(jù)權(quán)利要求2所述的多處理器控制裝置，其特征在于還包括存儲所述第一指令代碼和所述第二指令代碼的存儲器，其中，所述第一處理器執(zhí)行所述存儲器中存儲的所述第一指令代碼，所述第二處理器執(zhí)行所述存儲器中存儲的所述第二指令代碼。7.根據(jù)權(quán)利要求6所述的多處理器控制裝置，其特征在于還包括保存用于將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼的轉(zhuǎn)換表的轉(zhuǎn)換表保存部，其中，所述指令轉(zhuǎn)換部，基于由所述轉(zhuǎn)換表保存部保存的所述轉(zhuǎn)換表，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。8.根據(jù)權(quán)利要求6所述的多處理器控制裝置，其特征在于所述第一處理器，將通過執(zhí)行所述第一指令代碼和所述轉(zhuǎn)換的指令代碼的其中之一而生成的第一數(shù)據(jù)存儲到所述存儲器，所述第二處理器，將通過執(zhí)行所述第二指令代碼而生成的第二數(shù)據(jù)存儲到所述存儲器o9.根據(jù)權(quán)利要求8所述的多處理器控制裝置，其特征在于還包括第一緩沖存儲器和第二緩沖存儲器，其中，所述第一處理器將通過使用所述存儲器中存儲的所述第一數(shù)據(jù)執(zhí)行所述第一指令代碼而生成的新數(shù)據(jù)存儲到第一緩沖存儲器，將通過使用所述存儲器中存儲的所述第二數(shù)據(jù)執(zhí)行所述轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到第一緩沖存儲器，所述第二處理器將通過使用所述存儲器中存儲的所述第二數(shù)據(jù)執(zhí)行所述第二指令代碼而生成的新數(shù)據(jù)存儲到第二緩沖存儲器。10.根據(jù)權(quán)利要求9所述的多處理器控制裝置，其特征在于還包括保存保證所述第二緩沖存儲器中存儲的數(shù)據(jù)與所述存儲器中存儲的數(shù)據(jù)之間的連貫性的數(shù)據(jù)的數(shù)目的有效數(shù)據(jù)數(shù)目保存部，其中，所述電力控制部在抑制對所述第二處理器提供的電力的期間，當(dāng)由所述有效數(shù)據(jù)數(shù)目保存部保存的所述連貫性得以保證的數(shù)據(jù)的數(shù)目為指定值以下時，抑制向所述第二緩沖存儲器的電力供給。11.根據(jù)權(quán)利要求9所述的多處理器控制裝置，其特征在于在對所述第二處理器提供的電力通過所述電力控制部而被抑制的期間，由于所述第一處理器將通過執(zhí)行所述轉(zhuǎn)換的指令代碼而生成的新數(shù)據(jù)存儲到所述存儲器，使得所述第二緩沖存儲器中存儲的數(shù)據(jù)與所述存儲器中存儲的數(shù)據(jù)之間不再能保證連貫性的情況下，所述第二處理器使所述第二緩沖存儲器中存儲的不再能保證所述連貫性的所述數(shù)據(jù)無效。12.根據(jù)權(quán)利要求9所述的多處理器控制裝置，其特征在于還包括存儲與所述第一緩沖存儲器中存儲的數(shù)據(jù)不重復(fù)的數(shù)據(jù)的全相聯(lián)緩沖存儲器，其中，當(dāng)存儲到所述第一緩沖存儲器的數(shù)據(jù)通過所述第一處理器而被更新，并且，不被利用的數(shù)據(jù)通過所述第一處理器從所述第一緩沖存儲器中廢除時，所述全相聯(lián)緩沖存儲器存儲從所述第一緩沖存儲器中廢除的數(shù)據(jù)。13.根據(jù)權(quán)利要求1所述的多處理器控制裝置，其特征在于所述控制部，控制是否對所述第二處理器提供時鐘信號，所述指令轉(zhuǎn)換部，在對所述第二處理器提供的時鐘信號通過所述電力控制部而被停止時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。14.根據(jù)權(quán)利要求1所述的多處理器控制裝置，其特征在于所述控制部，控制是讓所述第二處理器工作還是待機(jī)，所述指令轉(zhuǎn)換部，在通過所述控制部使所述第二處理器待機(jī)時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼。15.—種多處理器控制方法，用于控制執(zhí)行第一指令代碼的第一處理器和執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器，其特征在于包括以下步驟控制歩驟，控制所述第一處理器和所述第二處理器的至少其中之一處理器的工作；指令轉(zhuǎn)換歩驟，在所述控制步驟中所述第二處理器的工作受到抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼；以及執(zhí)行歩驟，由所述第一處理器執(zhí)行在所述指令轉(zhuǎn)換步驟中被轉(zhuǎn)換的指令代碼。16.—種多處理器控制電路，用于控制執(zhí)行第一指令代碼的第一處理器和執(zhí)行與所述第一指令代碼不同的第二指令代碼的第二處理器，其特征在于包括指令轉(zhuǎn)換電路，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼；以及控制電路，控制所述第一處理器和所述第二處理器的至少其中之一處理器的工作，其中，所述指令轉(zhuǎn)換電路，在所述第二處理器的工作被所述控制電路抑制時，將所述第二指令代碼轉(zhuǎn)換為所述第一處理器能夠執(zhí)行的指令代碼，所述第一處理器，執(zhí)行所述轉(zhuǎn)換的指令代碼。全文摘要減少由于臨時啟動多個處理器中耗電大的處理器而產(chǎn)生的電力消耗。多處理器系統(tǒng)(1)包括執(zhí)行第一指令代碼的第一處理器(141)；執(zhí)行第二指令代碼的第二處理器(151)；將第二指令代碼轉(zhuǎn)換為第一處理器(141)能夠執(zhí)行的指令代碼的虛擬操作平臺(130)；以及控制第一處理器(141)以及第二處理器(151)的至少其中之一處理器的工作電源控制電路(170)；虛擬操作平臺(130)在電源控制電路(170)抑制第二處理器(151)的工作時，將第二指令代碼轉(zhuǎn)換為第一處理器(141)能夠執(zhí)行的指令代碼，第一處理器(141)執(zhí)行轉(zhuǎn)換的指令代碼。文檔編號G06F9/318GK101689106SQ20088001965公開日2010年3月31日申請日期2008年6月5日優(yōu)先權(quán)日2007年6月12日發(fā)明者水山正重,齊藤雅彥申請人:松下電器產(chǎn)業(yè)株式會社