專利名稱：用于控制或調(diào)節(jié)至少部分安全關(guān)鍵處理的微處理器系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及根據(jù)權(quán)利要求1的微處理器系統(tǒng)及其在機(jī)動(dòng)車控制器中的 應(yīng)用。
背景技術(shù)：
DE 195 29 434 Al( P 7959 )公開(kāi)了 一種根據(jù)權(quán)利要求1的前序部分的、 用于安全關(guān)鍵(safety-critical)應(yīng)用的孩t處理器系統(tǒng)。出于冗余性的原因， 這種微處理器系統(tǒng)包含兩個(gè)同類的微處理器核(核冗余)，它們以時(shí)鐘同 步和并行的方式執(zhí)行同樣的程序。類似地一式二份提供與這種微處理器系 統(tǒng)相關(guān)聯(lián)的總線系統(tǒng)，但出于成本原因，存儲(chǔ)器不具有完全對(duì)稱的設(shè)計(jì)。 已經(jīng)發(fā)現(xiàn)，如果兩個(gè)總線系統(tǒng)中的一個(gè)僅在具有相對(duì)較低存儲(chǔ)容量的測(cè)試 數(shù)據(jù)存儲(chǔ)裝置內(nèi)存儲(chǔ)測(cè)試數(shù)據(jù)，可實(shí)現(xiàn)高的錯(cuò)誤識(shí)別率。所述測(cè)試數(shù)據(jù)明 確地與全存儲(chǔ)器(full memory)中的全數(shù)據(jù)(full data)相關(guān)聯(lián)。故而， 兩個(gè)核各自以冗余形式使所有數(shù)據(jù)可用，使用石更件產(chǎn)生器，將全數(shù)據(jù)連續(xù) 地與測(cè)試數(shù)據(jù)進(jìn)行比較。硬件產(chǎn)生器可產(chǎn)生測(cè)試數(shù)據(jù)，或者可使用全數(shù)據(jù) 對(duì)用于比較的測(cè)試數(shù)據(jù)進(jìn)行補(bǔ)充(數(shù)據(jù)錯(cuò)誤校正)。發(fā)明內(nèi)容本發(fā)明的目的在于指出一種替代性的雙核微處理器系統(tǒng)，其類似地包 含全存儲(chǔ)器與測(cè)試數(shù)據(jù)存儲(chǔ)裝置(其具有相對(duì)較小的大小，用于存儲(chǔ)與存 儲(chǔ)在全存儲(chǔ)器中的原始數(shù)據(jù)相關(guān)聯(lián)的冗余信息)，且該微處理系統(tǒng)與對(duì)應(yīng) 的雙核微處理器系統(tǒng)相比具有增大的錯(cuò)誤識(shí)別率。本發(fā)明借助根據(jù)權(quán)利要求1的微處理器系統(tǒng)實(shí)現(xiàn)了此目的。 基于本發(fā)明的微處理器系統(tǒng)包含集成在芯片封裝中的兩個(gè)中央處理單元。每個(gè)處理單元具有相關(guān)聯(lián)的專用總線系統(tǒng)(第一與第二總線)，這意 味著此總線系統(tǒng)也具有冗余設(shè)計(jì)。至少 一個(gè)全存儲(chǔ)器被布置在第 一總線上。至少 一個(gè)測(cè)試數(shù)據(jù)存儲(chǔ)裝置被設(shè)置在第二總線上，其具有與第一總線系統(tǒng)中的全存儲(chǔ)器相比減小的存 儲(chǔ)容量。第二總線中的測(cè)試數(shù)據(jù)存儲(chǔ)裝置用于存儲(chǔ)被聯(lián)系到全存儲(chǔ)器中的數(shù)據(jù) 的測(cè)試數(shù)據(jù)。對(duì)測(cè)試數(shù)據(jù)進(jìn)行存儲(chǔ)用于識(shí)別典型數(shù)據(jù)存儲(chǔ)裝置錯(cuò)誤，該錯(cuò) 誤可在讀取或?qū)懭氩僮鬟^(guò)程中在很少的情況下發(fā)生。這樣的錯(cuò)誤也可通過(guò) 一式二份地提供的全存儲(chǔ)器以及以相同形式兩次存儲(chǔ)的數(shù)據(jù)識(shí)別出。然而， 這是成本巨大的，因?yàn)榇鎯?chǔ)器構(gòu)成芯片制造成本的相當(dāng)大的部分。已經(jīng)發(fā) 現(xiàn)，沿著基于本發(fā)明的微處理器系統(tǒng)的思路，還可以使用具有減小的存儲(chǔ) 器空間需求的冗余存儲(chǔ)器一一即測(cè)試數(shù)據(jù)存儲(chǔ)裝置一一 實(shí)現(xiàn)充分的錯(cuò)誤識(shí) 別。為此，舉例而言，全存儲(chǔ)器中的數(shù)據(jù)字(數(shù)據(jù)項(xiàng))具有在測(cè)試數(shù)據(jù)存 儲(chǔ)裝置中為M儲(chǔ)的測(cè)試信息項(xiàng)或測(cè)試值(例如奇偶信息、漢明碼等等)。 在最簡(jiǎn)單的情況下，這可以為具有l(wèi)位的長(zhǎng)度的奇偶位。更為復(fù)雜的編碼 方法一一例如漢明碼一一也可使得錯(cuò)誤校正成為可能，并識(shí)別多種錯(cuò)誤。 奇偶信息項(xiàng)可在逐字的基礎(chǔ)上形成，和/或由全存儲(chǔ)器中的多個(gè)數(shù)據(jù)字組合 形成(塊狀測(cè)試^t據(jù)編碼)。優(yōu)選為，僅部分全存儲(chǔ)器由測(cè)試數(shù)據(jù)存儲(chǔ)裝置進(jìn)行備除。在這種情況 下，因此在全存儲(chǔ)器中存在未被防備錯(cuò)誤地進(jìn)行備份的存儲(chǔ)器區(qū)域。這些 存儲(chǔ)器區(qū)域可裝有并非安全關(guān)鍵的、重要性較低的程序功能。然而，也可 以由第二總線上的測(cè)試數(shù)據(jù)存儲(chǔ)裝置對(duì)整個(gè)全存儲(chǔ)器進(jìn)行*。另外，總線系統(tǒng)包含比較和/或驅(qū)動(dòng)器部件，其允許兩總線系統(tǒng)之間的 數(shù)據(jù)交換和/或數(shù)據(jù)比較。至少第二總線系統(tǒng)具有布置在其上的、固有的已知石更件測(cè)試數(shù)據(jù)產(chǎn)生 器，其通過(guò)例如邏輯門制造。識(shí)別存儲(chǔ)器4W所需要的測(cè)試信息因此不由中央處理單元(CPU)而是由硬件測(cè)試數(shù)據(jù)產(chǎn)生器(其在物理上與CPU分立地布置)來(lái)產(chǎn)生。硬件測(cè)試數(shù)據(jù)產(chǎn)生器優(yōu)選為基本為硬件實(shí)現(xiàn)的半導(dǎo) 體結(jié)構(gòu)，其將規(guī)定的邏輯用作獨(dú)立而不依賴中央處理單元協(xié)助地執(zhí)行用于 數(shù)據(jù)處理和/或信號(hào)處理的特定工步的基礎(chǔ)。盡管硬件產(chǎn)生器所執(zhí)行的操作 在原理上也可由中央處理單元執(zhí)行，除了可能增大的錯(cuò)誤率以外，這通常 是與更高的時(shí)鐘周期消耗相關(guān)聯(lián)的，其大大增加了延遲時(shí)間。全存儲(chǔ)器優(yōu)選為讀/寫(xiě)存儲(chǔ)器。然而，在本發(fā)明的原理的基礎(chǔ)上，可對(duì)只讀存儲(chǔ)器(例如ROM、 OtpROM、 EPROM、 EEPROM或閃速ROM)盡管使用由DE 195 29 434 Al可知的測(cè)試數(shù)據(jù)存儲(chǔ)裝置的備除方法滿 足對(duì)于現(xiàn)在的應(yīng)用所需的可用性需求，除了所提到的存儲(chǔ)器錯(cuò)誤以外，還 存在已知的體系結(jié)構(gòu)不能防御的、附加類型的錯(cuò)誤。舉例而言，不能識(shí)別 地址總線上的錯(cuò)誤和地址解碼器中的錯(cuò)誤。盡管用于產(chǎn)生測(cè)試信息的塊狀 測(cè)試數(shù)據(jù)編碼可允許這些附加類型的錯(cuò)誤被識(shí)別出，這種方法被限制于只 讀存儲(chǔ)器的應(yīng)用。因此，沿著本發(fā)明的思路，使用同樣地布置在第一總線 上的附加測(cè)試數(shù)據(jù)存儲(chǔ)裝置以及適當(dāng)?shù)臏y(cè)試數(shù)據(jù)對(duì)至少部分第一總線上的 全存儲(chǔ)器進(jìn)行備盼。這實(shí)現(xiàn)了對(duì)前面提到的附加類型的錯(cuò)誤的識(shí)別。優(yōu)選為，基于本發(fā)明的微處理器系統(tǒng)具有用于在其中實(shí)現(xiàn)地址錯(cuò)誤識(shí) 別的裝置。這被特別設(shè)計(jì)為提供這樣的手段其在測(cè)試數(shù)據(jù)計(jì)算中包含被 備份的數(shù)據(jù)的地址。特別優(yōu)選為，寫(xiě)入特別涉及不僅使用數(shù)據(jù)位而且使用 被備份數(shù)據(jù)以及相關(guān)聯(lián)的地址計(jì)算得到的測(cè)試數(shù)據(jù)(其為例如校驗(yàn)位)。 通過(guò)這種方式，當(dāng)數(shù)據(jù)被讀取時(shí)，尋址(addressing)錯(cuò)誤可被識(shí)別出。 地址錯(cuò)誤識(shí)別優(yōu)選為在兩個(gè)總線系統(tǒng)中的每一個(gè)上提供。一種用于地址錯(cuò)誤識(shí)別的替代性優(yōu)選手段包含這樣的裝置其附加地 在微處理器系統(tǒng)中實(shí)現(xiàn)，且其執(zhí)行用于在后臺(tái)進(jìn)行地址錯(cuò)誤識(shí)別的一個(gè)或 一個(gè)以上的測(cè)試。這種類型的餘誤識(shí)別便利地不再是在讀/寫(xiě)訪問(wèn)操作過(guò)程 中并行執(zhí)行。相反，這種錯(cuò)誤識(shí)別措施特別地僅在優(yōu)選為不存在進(jìn)一步基 本CPU活動(dòng)的周期性單獨(dú)校驗(yàn)的背景下采取。這里介紹的這種替代性地址 錯(cuò)誤識(shí)別可采用軟件或硬件措施的形式。這里介紹的手段可采用內(nèi)嵌自測(cè)試類型的形式，特別是在CPU內(nèi)或硬件狀態(tài)機(jī)內(nèi)。沿著自測(cè)試的思路，存儲(chǔ)器優(yōu)選為具有寫(xiě)入其上并接著從其上讀取的、預(yù)定義的模式(pattern)。該模式可特別優(yōu)選為采用這樣的形式使得可 能的解碼錯(cuò)誤或致動(dòng)錯(cuò)誤有意地導(dǎo)致數(shù)據(jù)的污染(corruption)。在讀取 過(guò)程中，這種有意導(dǎo)致的錯(cuò)誤于是被識(shí)別出。作為對(duì)前面提到的兩種錯(cuò)誤識(shí)別裝置的補(bǔ)充或替代的是，優(yōu)選為實(shí)現(xiàn) 尋址錯(cuò)誤識(shí)別手段，其中，存儲(chǔ)器單元使得存儲(chǔ)器單元的地址被寫(xiě)入其中 并接著被檢查。先前介紹的方法的例子被稱為"地址到數(shù)據(jù)"測(cè)試。這種測(cè)試涉及4吏 得存儲(chǔ)器位置的地址的數(shù)字值被寫(xiě)入其中的每個(gè)存儲(chǔ)器位置 地址 數(shù)據(jù)項(xiàng) 0x00 0x00 0x01 0x010xff 0xff在錯(cuò)誤出現(xiàn)時(shí)，于是， 一數(shù)字不被讀回，作為替代的是，另一個(gè)#^口倍。本發(fā)明的思路所用的測(cè)試數(shù)據(jù)存儲(chǔ)裝置在原理上為傳統(tǒng)的讀寫(xiě)存儲(chǔ) 器，但其具有與全存儲(chǔ)器相比減小的存儲(chǔ)容量。微處理器系統(tǒng)被集成在共用芯片封裝上，并優(yōu)選為以時(shí)鐘同步方式運(yùn) 行。優(yōu)選為，兩個(gè)系統(tǒng)被布置在共用半導(dǎo)體材料上。微處理器系統(tǒng)包含兩個(gè)總線系統(tǒng)，其優(yōu)選為各自包含數(shù)據(jù)總線、地址 總線與控制總線。除了讀/寫(xiě)存儲(chǔ)器以外，自然還有至少一個(gè)只讀存儲(chǔ)器，其用于運(yùn)行微 處理器系統(tǒng)。術(shù)語(yǔ)"只讀存儲(chǔ)器"以本發(fā)明的思路被理解為至少對(duì)于某個(gè) 時(shí)間是非易失性的存儲(chǔ)器，例如特別是ROM、閃速ROM或OTP ROM 類型。沿著核冗余原理的思路，于是，不是絕對(duì)有必要使兩個(gè)總線系統(tǒng)均 在其上具有全部或相同內(nèi)容只讀存儲(chǔ)器。如果冗余概念也被傳遞到只讀存儲(chǔ)器(其是優(yōu)選的)，則為適當(dāng)?shù)臏y(cè)試信息進(jìn)行準(zhǔn)備，以便保證只讀存儲(chǔ) 器中的數(shù)據(jù)被M。這能特別通過(guò)第二總線上較小的只讀存儲(chǔ)器實(shí)現(xiàn)，該 存儲(chǔ)器包含適當(dāng)?shù)臏y(cè)試信息而不是數(shù)據(jù)。優(yōu)選為，基于本發(fā)明的微處理器系統(tǒng)用于在物理存儲(chǔ)器中或至少與全 讀/寫(xiě)存儲(chǔ)器直接鄰近地存儲(chǔ)附加地在第一總線上的測(cè)試數(shù)據(jù)。直接鄰近意 味著相關(guān)的芯片結(jié)構(gòu)彼此毗連，其意味著可以觀察到對(duì)于數(shù)據(jù)的必需短延 遲時(shí)間。優(yōu)選為，微處理器系統(tǒng)被設(shè)計(jì)為使得讀取周期涉及全存儲(chǔ)器中這樣的數(shù)據(jù)由位于數(shù)據(jù)存儲(chǔ)器區(qū)域內(nèi)或接近數(shù)據(jù)存儲(chǔ)器區(qū)域的一個(gè)或一個(gè)以上正單元在錯(cuò)誤的情況下使用測(cè)試數(shù)據(jù)對(duì)數(shù)據(jù)進(jìn)行校正。舉例而言，這種校 正允許簡(jiǎn)單的錯(cuò)誤一一例如不正確的位一一被直接校正，使得微處理器系 統(tǒng)不需要被關(guān)斷。取決于測(cè)試字的復(fù)雜性，因此可以攔截更為復(fù)雜的錯(cuò)誤。 如果校正不成功，也就是說(shuō)，如果數(shù)據(jù)中的錯(cuò)誤復(fù)雜到使具有測(cè)試信息的 邏輯組合使得校正后的數(shù)據(jù)仍是錯(cuò)誤的，則這些數(shù)據(jù)由優(yōu)選的當(dāng)前進(jìn)一步 比較單元認(rèn)出(spot)，該單元比較在并行的總線系統(tǒng)上排隊(duì)的數(shù)據(jù)。因 此，在適當(dāng)?shù)腻e(cuò)誤線(其特別地關(guān)閉微處理器系統(tǒng)或?qū)⒅c電子電路的其 余部分解耦合)上方便地輸出錯(cuò)誤信號(hào)。例如，在電子制動(dòng)系統(tǒng)中，這有 效地防止閥驅(qū)動(dòng)器被錯(cuò)誤地致動(dòng)。與已知的錯(cuò)誤校正/錯(cuò)誤識(shí)別微處理器(其使用核冗余原理并僅僅包含 在一個(gè)存儲(chǔ)器單元中識(shí)別/校正錯(cuò)誤的機(jī)制)形成對(duì)比的是，本發(fā)明現(xiàn)在允 許整個(gè)存儲(chǔ)器被備份。這使得所用的冗余概念由只讀存儲(chǔ)器擴(kuò)展到數(shù)據(jù)存 儲(chǔ)裝置。這允許制造成本的進(jìn)一步降低，同時(shí)，保持已有的安全性要求。


進(jìn)一 步的優(yōu)選實(shí)施例可在從屬權(quán)利要求以及下面參照附圖對(duì)示例性實(shí) 施例的介紹中找到。 在附圖中圖1示出了具有附加測(cè)試存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)裝置的雙核集成微控制器。
具體實(shí)施方式
圖1中的孩i控制器包含兩個(gè)中央處理單元(CPU) 1、 2，其以時(shí)鐘同 步的形式運(yùn)行。兩個(gè)微計(jì)算機(jī)執(zhí)行同樣的程序。每個(gè)單元具有各自單獨(dú)的 相關(guān)聯(lián)地址與數(shù)據(jù)總線。CPU 1具有連接到其上的全數(shù)據(jù)存儲(chǔ)裝置7，使 用第二總線上的測(cè)試數(shù)據(jù)存儲(chǔ)裝置51部分地對(duì)之進(jìn)行備份。另夕卜，微處理 器系統(tǒng)包含比較器3，其采用硬件單元的形式，并用于連續(xù)地將兩個(gè)總線 系統(tǒng)上的排隊(duì)地址和數(shù)據(jù)彼此進(jìn)行比較。如果不匹配，產(chǎn)生錯(cuò)誤信號(hào)。出 于簡(jiǎn)化圖示的目的，附圖沒(méi)有更加詳細(xì)地示出微處理器系統(tǒng)中通常存在的 部件，例如輸入/輸出單元、只讀存儲(chǔ)器等等。這些沒(méi)有示出的部件本質(zhì)上 基于W099/35543中介紹的冗余核孩i控制器。第二總線上的測(cè)試數(shù)據(jù)存儲(chǔ)裝置51具有與存儲(chǔ)器7相比減小了參數(shù)8 的存儲(chǔ)容量。存儲(chǔ)裝置51用于存儲(chǔ)測(cè)試數(shù)據(jù)，該數(shù)據(jù)由硬件產(chǎn)生器6在由 CPU 1在存儲(chǔ)器7對(duì)于數(shù)據(jù)的每個(gè)寫(xiě)入操作過(guò)程中實(shí)際上同時(shí)地產(chǎn)生。在 沒(méi)有程序相關(guān)手段的情況下產(chǎn)生測(cè)試數(shù)據(jù)允許寫(xiě)入操作在原則上沒(méi)有增大 的時(shí)鐘周期消耗的情況下進(jìn)行。另外，已經(jīng)為存儲(chǔ)裝置51產(chǎn)生的測(cè)試數(shù)據(jù) 在另一存儲(chǔ)器地址5中在存儲(chǔ)器7的物理存儲(chǔ)器模塊內(nèi)第二次存儲(chǔ)。用于 錯(cuò)誤校正和用于錯(cuò)誤識(shí)別的代碼在這種情況下可以是相同或不同的，故測(cè) 試數(shù)據(jù)彼此相同或不同。讀取涉及由CPU 1使用地址解碼器8尋址的存儲(chǔ)器7。在讀取操作期 間，硬件單元6是有效的。硬件單元6用于沿著測(cè)試數(shù)據(jù)產(chǎn)生方法(例如 漢明碼)的思路對(duì)數(shù)據(jù)進(jìn)行校驗(yàn)，并可立即對(duì)之進(jìn)行校正。塊3所包含的 總線驅(qū)動(dòng)器用于同時(shí)提供對(duì)于CPU 1與CPU 2的排隊(duì)數(shù)據(jù)。在CPU 1的 讀取操作過(guò)程中，與CPU 2的數(shù)據(jù)讀取并行地借助地址解碼器9對(duì)存儲(chǔ)裝 置51進(jìn)行尋址。存儲(chǔ)裝置51類似地容納用于錯(cuò)誤識(shí)別的測(cè)試數(shù)據(jù)，該數(shù) 據(jù)特別地為存儲(chǔ)器7中的數(shù)據(jù)的測(cè)試和。如果數(shù)據(jù)與測(cè)試數(shù)據(jù)不匹配，也識(shí)別出錯(cuò)誤。盡管錯(cuò)誤識(shí)別也在第二總線上發(fā)生，其涉及可能在第一總線的區(qū)域內(nèi)校正的數(shù)據(jù)。這種校驗(yàn)在硬件比較器4中進(jìn)行，其可類似地產(chǎn)生 錯(cuò)誤信號(hào)。測(cè)試數(shù)據(jù)存儲(chǔ)裝置5被布置為在物理上與數(shù)據(jù)存儲(chǔ)裝置7鄰近， 使得數(shù)據(jù)可在短時(shí)間內(nèi)被校正，且因此這種校正仍可能在規(guī)定定時(shí)內(nèi)。
權(quán)利要求
1.一種用于控制或調(diào)節(jié)至少部分安全關(guān)鍵處理的微處理器系統(tǒng)(50)，其包含集成在芯片封裝內(nèi)的兩個(gè)中央處理單元(1，2)；第一與第二總線系統(tǒng)；第一總線系統(tǒng)上的至少一個(gè)全存儲(chǔ)器(7)；第二總線系統(tǒng)上的至少一個(gè)測(cè)試數(shù)據(jù)存儲(chǔ)裝置(51)，其具有與第一總線系統(tǒng)上的全存儲(chǔ)器相比減小的存儲(chǔ)范圍，且其中存儲(chǔ)聯(lián)系到第一總線系統(tǒng)上的存儲(chǔ)器(7)中的數(shù)據(jù)的測(cè)試數(shù)據(jù)，總線系統(tǒng)包含比較和/或驅(qū)動(dòng)器部件，該部件允許兩個(gè)總線系統(tǒng)之間的數(shù)據(jù)交換和/或數(shù)據(jù)比較，且硬件測(cè)試數(shù)據(jù)產(chǎn)生器(4)至少被布置在第二總線系統(tǒng)上，該微處理器系統(tǒng)的特征在于，第一總線上的全存儲(chǔ)器的至少一部分附加地借助第一總線上的測(cè)試數(shù)據(jù)以及另一測(cè)試數(shù)據(jù)存儲(chǔ)裝置(5)進(jìn)行備份。
2. 根據(jù)權(quán)利要求l的微處理器系統(tǒng)，其特征在于第一總線上的附加測(cè) 試數(shù)據(jù)產(chǎn)生器(6)用于對(duì)第一總線上的附加測(cè)試數(shù)據(jù)進(jìn)行*。
3. 根據(jù)權(quán)利要求2的微處理器系統(tǒng)，其特征在于第一總線上的測(cè)試數(shù) 據(jù)存儲(chǔ)裝置和全存儲(chǔ)器以及第二總線上的測(cè)試數(shù)據(jù)存儲(chǔ)裝置各自具有專用 地址解碼器(8， 9)。
4. 根據(jù)權(quán)利要求l-3中至少一項(xiàng)的微處理器系統(tǒng)，其特征在于第一總 線上排隊(duì)的測(cè)試數(shù)據(jù)被存儲(chǔ)在物理存儲(chǔ)器中或至少直接鄰近具有高值的全 存儲(chǔ)器。
5. 根據(jù)權(quán)利要求l-4中至少一項(xiàng)的微處理器系統(tǒng)，其特征在于一個(gè)或 一個(gè)以上的比較結(jié)構(gòu)在硬件(3)中實(shí)現(xiàn)，并在每個(gè)讀取和/或?qū)懭氩僮鬟^(guò) 程中，將地址總線上的排隊(duì)地址和/或數(shù)據(jù)總線上排隊(duì)的數(shù)據(jù)彼此進(jìn)行比 較，并在地址和/或數(shù)據(jù)不同的條件下產(chǎn)生錯(cuò)誤信號(hào)。
6. 根據(jù)權(quán)利要求l-5中至少一項(xiàng)的微處理器系統(tǒng)，其特征在于在使 用直接在此總線上與全存儲(chǔ)器相關(guān)聯(lián)的測(cè)試數(shù)據(jù)存儲(chǔ)區(qū)域以及被校正的數(shù) 據(jù)對(duì)錯(cuò)誤進(jìn)行測(cè)試或在錯(cuò)誤時(shí)產(chǎn)生錯(cuò)誤信號(hào)的、比較結(jié)構(gòu)(3)中的比較之 前，讀取周期首先包含全存儲(chǔ)器中的數(shù)據(jù)。
7. 根據(jù)權(quán)利要求l-6中至少一項(xiàng)的微處理器系統(tǒng)，其特征在于讀取周 期包含全存儲(chǔ)器中這樣的數(shù)據(jù)由位于數(shù)據(jù)存儲(chǔ)器區(qū)域中或鄰近數(shù)據(jù)存儲(chǔ)且硬件校正單元(6)在出現(xiàn)4^時(shí)使用測(cè)試數(shù)據(jù)對(duì)該數(shù)據(jù)進(jìn)行校正。
8. 根據(jù)權(quán)利要求l-7中至少一項(xiàng)的微處理器系統(tǒng)，其特征在于第一總 線系統(tǒng)上布置硬件測(cè)試數(shù)據(jù)產(chǎn)生器(6)，其由測(cè)試數(shù)據(jù)存儲(chǔ)裝置(5)產(chǎn) 生測(cè)試數(shù)據(jù)。
9. 根據(jù)上述權(quán)利要求的微處理器系統(tǒng)在機(jī)動(dòng)車控制器中的應(yīng)用，特別 是在機(jī)動(dòng)車制動(dòng)控制器、用于底盤調(diào)節(jié)的控制器、用于安全系統(tǒng)的控制器 或適當(dāng)組合的控制器中的應(yīng)用。
全文摘要
用于控制或調(diào)節(jié)至少部分安全關(guān)鍵處理的微處理器系統(tǒng)。一種用于控制或調(diào)節(jié)至少部分安全關(guān)鍵處理的微處理器系統(tǒng)(50)，其包含集成在芯片封裝內(nèi)的兩個(gè)中央處理單元(1，2)；第一與第二總線系統(tǒng)；第一總線系統(tǒng)上的至少一個(gè)全存儲(chǔ)器(7)；第二總線系統(tǒng)上的至少一個(gè)測(cè)試數(shù)據(jù)存儲(chǔ)裝置(51)，其具有與第一總線系統(tǒng)上的全存儲(chǔ)器相比減小的存儲(chǔ)范圍，且其中存儲(chǔ)聯(lián)系到第一總線系統(tǒng)上的存儲(chǔ)器(7)中的數(shù)據(jù)的測(cè)試數(shù)據(jù)，總線系統(tǒng)包含比較和/或驅(qū)動(dòng)器部件，該部件允許兩個(gè)總線系統(tǒng)之間的數(shù)據(jù)交換和/或數(shù)據(jù)比較，且硬件測(cè)試數(shù)據(jù)產(chǎn)生器(4)至少被布置在第二總線系統(tǒng)上，在這種情況下，第一總線上的全存儲(chǔ)器的至少一部分附加地使用第一總線上的測(cè)試數(shù)據(jù)以及另一測(cè)試數(shù)據(jù)存儲(chǔ)裝置(5)進(jìn)行備份。本發(fā)明還涉及上述微處理器系統(tǒng)在機(jī)動(dòng)車控制器中的應(yīng)用。
文檔編號(hào)G06F11/10GK101243401SQ200680029480
公開(kāi)日2008年8月13日 申請(qǐng)日期2006年8月2日 優(yōu)先權(quán)日2005年8月11日
發(fā)明者A·基施鮑姆, A·特雷斯科夫, W·法伊 申請(qǐng)人:大陸-特韋斯貿(mào)易合伙股份公司及兩合公司