專利名稱：顯示器的數(shù)字圖像縮放集成電路的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型屬于數(shù)字圖像顯示技術(shù)領(lǐng)域，更具體地說涉及顯示器的數(shù)字圖像縮放集成電路的改進(jìn)。
背景技術(shù)：
傳統(tǒng)的用于各類平板顯示器的圖像制式轉(zhuǎn)換集成電路均較復(fù)雜。其中縮放系數(shù)和存儲器讀地址的產(chǎn)生尤為復(fù)雜。因其過于復(fù)雜，較易出問題，可靠性也較差。另外，已有的單一電路不能同時(shí)實(shí)現(xiàn)向上縮放(即從低清晰度圖像轉(zhuǎn)化到高清晰度圖像)和向下縮放(即從高清晰度圖像轉(zhuǎn)化到低清晰度圖像)功能。
本實(shí)用新型的目的，就在于克服上述缺點(diǎn)和不足，提供一種縮放系數(shù)和存儲器讀地址的產(chǎn)生方式尤為簡單，向上縮放和向下縮放兩種功能可由單一電路同時(shí)實(shí)現(xiàn)，從而大大降低了電路結(jié)構(gòu)的復(fù)雜程度和生產(chǎn)成本，提高了可靠性的顯示器的數(shù)字圖像縮放集成電路。

發(fā)明內(nèi)容
為了達(dá)到上述目的，本實(shí)用新型由外殼、封裝在外殼中的電路以及與電路連接引出外殼的管腳組成。電路至少包括與目標(biāo)圖像的數(shù)據(jù)有效信號輸入端和輸出圖像的時(shí)鐘輸入端連接的讀控制模塊、與輸入圖像的時(shí)鐘和數(shù)據(jù)有效信號輸入端連接的寫控制模塊、與讀控制模塊產(chǎn)生的讀地址和讀使能輸出端及寫控制模塊產(chǎn)生的寫地址和寫使能輸出端及RGB輸入端連接的行緩存模塊、與行緩存模塊的RGB數(shù)據(jù)輸出端連接的場縮放模塊、與場縮放模塊的RGB數(shù)據(jù)輸出端連接的行縮放模塊以及輸入行步長和場步長且將輸出的縮放系數(shù)分別與讀控制模塊和場縮放模塊和行縮放模塊連接的系數(shù)發(fā)生模塊。經(jīng)縮放的RGB信號最后由行縮放模塊輸出。
數(shù)據(jù)到達(dá)時(shí)，先經(jīng)過四行緩存器緩存。寫控制模塊產(chǎn)生寫地址和寫使能，讀控制模塊產(chǎn)生讀地址和讀使能。從行存儲器讀出的RGB值先經(jīng)過垂直方向的縮放即場縮放，再經(jīng)過水平方向的縮放即行縮放，最后輸出。系數(shù)發(fā)生模塊(Coef-Gen)產(chǎn)生的系數(shù)中，Vcoef[5:0]、Hcoef[5:0]分別用于場縮放和行縮放，Vcoef[7:6]、Hcoef[7:6]分別用于讀使能(即選擇讀行存儲器)和讀地址的產(chǎn)生。
數(shù)據(jù)有效產(chǎn)生模塊未在圖中畫出，它負(fù)責(zé)產(chǎn)生目標(biāo)圖像的數(shù)據(jù)有效信號(即Des-de)。該信號用于各模塊的復(fù)位或數(shù)據(jù)同步。Ori-clk、Ori-De及RGB-in分別是輸入圖像的時(shí)鐘、數(shù)據(jù)有效信號和像素RGB值。Des-clk是輸出圖像的時(shí)鐘，由外部鎖相環(huán)產(chǎn)生后輸入。行步長(Htep)和場步長(Vstep)用于產(chǎn)生縮放系數(shù)。它們是由微處理器MCU根據(jù)輸入模式和輸出模式計(jì)算得出。其公式如下 對于向上縮放，其值將低于64。對于向下縮放，其值將大于64小于128。本實(shí)用新型不適用于行、場步長大于128的情況。
系數(shù)發(fā)生模塊包括行系數(shù)發(fā)生器和場系數(shù)發(fā)生器。行系數(shù)發(fā)生器由行步長加上行系數(shù)模64的余數(shù)即Hcoef[5:0]的加法器、然后經(jīng)一D-de-11控制的選擇器和D觸發(fā)器，最后在每個(gè)時(shí)鐘上升沿輸出8位的行系數(shù)Hcoef[7:0]。其中D-de-11是由D-de和D-de延遲一個(gè)時(shí)鐘的信號相與得到的。它只在D-de為高的第一個(gè)時(shí)鐘周期內(nèi)輸出高電平(即D-de的leading one)。當(dāng)D-de-11為高時(shí)選擇器輸出8’b0。同樣，場系數(shù)發(fā)生器由場步長加上場系數(shù)模64的余數(shù)的加法器、然后經(jīng)一D-vde-11控制的選擇器和帶使能的鎖存器，最后在每個(gè)時(shí)鐘上升沿輸出8位的場系數(shù)。場系數(shù)也是由場步長在每行開始時(shí)加上Vcoef[5:0]得到，并在每場開始時(shí)清零(D-de-11為1時(shí))。只有當(dāng)D-de-11為高時(shí)才輸出，否則保持原值。
讀控制模塊包括讀行控制和讀行選擇。讀行控制由讀地址每隔一時(shí)鐘周期加上行系數(shù)的加法器，然后經(jīng)一D-de-11控制的選擇器，最后經(jīng)D觸發(fā)器輸出。讀行選擇由每行開始時(shí)加上行系數(shù)的加法器，然后經(jīng)一D-vde-11控制的選擇器，最后經(jīng)帶使能的鎖存器輸出。
讀控制模塊與系數(shù)發(fā)生模塊相似。讀地址每隔一時(shí)鐘周期加上Hcoef[7:6]，并在每行開始時(shí)(即D-de-11＝1時(shí))清零，最后經(jīng)D觸發(fā)器輸出。行選擇rd-1in在每行開始時(shí)(即D-de-11＝1時(shí))加上Vcoef[7:6]，并在每一場開始時(shí)(即V-de-11＝1時(shí))清零。其值所對應(yīng)的行存儲器讀使能rd-en為1。另一讀地址和行選擇分別由以上讀地址和行選擇減1得到。
寫控制模塊較簡單。寫地址和寫使能只需逐行、逐點(diǎn)增加就行。
場縮放模塊由將第i行、第j列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器以及將第i行、第j+1列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j+1列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成。前一D觸發(fā)器輸出第j列RGB值，后一D觸發(fā)器輸出第j+1列RGB值。
行縮放模塊由將第j列的RGB值與第j列的行縮放系數(shù)相加的加法器，將第j列的RGB值與第j+1列的行縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成。D觸發(fā)器最終輸出經(jīng)縮放后的RGB值。
Vcoef-i+1、Hcoef-j+1分別對應(yīng)于第i+1行的場縮放系數(shù)和第j+1列的行縮放系數(shù)。其值分別為Vcoef[5:0]和Hcoef[5:0]。而Vcoef-i、Hcoef-j分別等于(64-Vcoef[5:0])和(64-Hcoef[5:0])。對于場縮放模塊，輸入的RGB值乘以對應(yīng)行的場縮放系數(shù)，然后再將同一列對應(yīng)乘積相加，再經(jīng)D觸發(fā)器輸出。對于行縮放，將經(jīng)場縮放后的RGB值乘以對應(yīng)列的行縮放系數(shù)，再將乘積相加，最后經(jīng)寄存器輸出最終縮放后的RGB值。
本實(shí)用新型的任務(wù)就是這樣完成的。
本實(shí)用新型提供了一種縮放系數(shù)和存儲器讀地址的產(chǎn)生方式十分簡單，向上縮放和向下縮放兩種功能可由單一電路同時(shí)實(shí)現(xiàn)，從而大大降低了電路結(jié)構(gòu)的復(fù)雜程度和生產(chǎn)成本，提高了可靠性的顯示器的數(shù)字圖像縮放集成電路。它可廣泛應(yīng)用于各種顯示器的數(shù)字圖像縮放中。


圖1為本實(shí)用新型的總體結(jié)構(gòu)方框圖。
圖2為系數(shù)發(fā)生模塊的原理圖。
圖3為讀控制模塊的原理圖。
圖4為場縮放模塊的原理圖。
圖5為行縮放模塊的原理圖。
圖1所示，本實(shí)用新型的電路至少包括與目標(biāo)圖像的數(shù)據(jù)有效信號輸入端1和輸出圖像的時(shí)鐘輸入端2連接的讀控制模塊3、與輸入圖像的時(shí)鐘4和數(shù)據(jù)有效信號輸入端5連接的寫控制模塊6、與讀控制模塊3產(chǎn)生的讀地址7和讀使能輸出端8及寫控制模塊6的寫地址9和寫使能輸出端10及像素RGB值輸入端11連接的行緩存模塊12、場縮放模塊13、行縮放模塊14及系數(shù)發(fā)生模塊15，經(jīng)縮放的RGB信號最后由行縮放模塊輸出。輸入行步長16和場步長17的系數(shù)發(fā)生模塊15輸出的縮放系數(shù)18和19分別與讀控制模塊3和場縮放模塊13和行縮放模塊14連接。
圖2所示，系數(shù)發(fā)生模塊15包括行系數(shù)發(fā)生器和場系數(shù)發(fā)生器。行系數(shù)發(fā)生器由加法器20、選擇器21和D觸發(fā)器22組成，最后輸出8位的行系數(shù)18。場系數(shù)發(fā)生器由加法器23、選擇器24和帶使能的鎖存器25組成，最后輸出8位的場系數(shù)19。
圖3所示，讀控制模塊3包括讀行控制和讀行選擇的產(chǎn)生。讀行控制由加法器26、選擇器27，最后經(jīng)D觸發(fā)器28輸出。讀行選擇由加法器29、選擇器30，最后經(jīng)帶使能的鎖存器31輸出。
圖4所示，場縮放模塊13由加法器32和33、加法器34及D觸發(fā)器35以及加法器36和37、加法器38及D觸發(fā)器39組成。
圖5所示，行縮放模塊14由加法器40和41、加法器42及D觸發(fā)器43組成。D觸發(fā)器43最后輸出經(jīng)縮放后的目標(biāo)RGB值。
具體實(shí)施方式
實(shí)施例1.一種顯示器的數(shù)字圖像縮放集成電路。它由外殼、管芯電路以及管腳組成。電路至少包括與目標(biāo)圖像的數(shù)據(jù)有效信號輸入端和輸出圖像的時(shí)鐘輸入端連接的讀控制模塊、與輸入圖像的時(shí)鐘和數(shù)據(jù)有效信號輸入端連接的寫控制模塊、與讀控制模塊產(chǎn)生的讀地址和讀使能輸出端及寫控制模塊產(chǎn)生的寫地址和寫使能輸出端及像素RGB值輸入端連接的行緩存模塊、與行緩存模塊的RGB數(shù)據(jù)輸出端連接的場縮放模塊、與場縮放模塊的RGB數(shù)據(jù)輸出端連接的行縮放模塊以及輸入行步長和場步長且將輸出的縮放系數(shù)分別與讀控制模塊和場縮放模塊和行縮放模塊連接的系數(shù)發(fā)生模塊。
系數(shù)發(fā)生模塊包括行系數(shù)發(fā)生器和場系數(shù)發(fā)生器。行系數(shù)發(fā)生器由行步長加上行系數(shù)模64的余數(shù)的加法器、然后經(jīng)一D-de-11控制的選擇器和D觸發(fā)器，最后在每個(gè)時(shí)鐘上升沿輸出8位的行系數(shù)。場系數(shù)發(fā)生器由場步長加上場系數(shù)模64的余數(shù)的加法器、然后經(jīng)一D-vde-11控制的選擇器和帶使能的鎖存器，最后在每個(gè)時(shí)鐘上升沿輸出8位的場系數(shù)。
讀控制模塊包括讀行控制和讀行選擇。讀行控制由讀地址每隔一時(shí)鐘周期加上行系數(shù)的加法器，然后經(jīng)一D-de-11控制的選擇器，最后經(jīng)D觸發(fā)器輸出。讀行選擇由每行開始時(shí)加上行系數(shù)的加法器，然后經(jīng)一D-vde-11控制的選擇器，最后經(jīng)帶使能的鎖存器輸出。
場縮放模塊由將第i行、第j列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器以及將第i行、第j+1列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j+1列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成。前一D觸發(fā)器輸出第j列RGB值，后一D觸發(fā)器輸出第j+1列RGB值。
行縮放模塊由將第j列的RGB值與第j列的行縮放系數(shù)相加的加法器，將第j列的RGB值與第j+1列的行縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成。D觸發(fā)器最終輸出經(jīng)縮放后的RGB值。
實(shí)施例1縮放系數(shù)和存儲器讀地址的產(chǎn)生方式十分簡單，可同時(shí)實(shí)現(xiàn)向上縮放和向下縮放兩種功能。它能將較低清晰度格式的原始圖像(如640×480)轉(zhuǎn)換為較高清晰度格式的輸出圖像(如1024×768)。也能實(shí)現(xiàn)從較高清晰度的輸入信號經(jīng)轉(zhuǎn)換輸出到支持較低清晰度顯示格式的屏。其電路結(jié)構(gòu)簡單，成本低，可靠性高。它可廣泛應(yīng)用于各種顯示器的數(shù)字圖像縮放中。
權(quán)利要求1.一種顯示器的數(shù)字圖像縮放集成電路，它由外殼、封裝在外殼中的電路以及與電路連接引出外殼的管腳所組成，其特征在于所說的電路至少包括與目標(biāo)圖像的數(shù)據(jù)有效信號輸入端和輸出圖像的時(shí)鐘輸入端連接的讀控制模塊、與輸入圖像的時(shí)鐘和數(shù)據(jù)有效信號輸入端連接的寫控制模塊、與讀控制模塊產(chǎn)生的讀地址和讀使能輸出端及寫控制模塊產(chǎn)生的寫地址和寫使能輸出端及像素RGB值輸入端連接的行緩存模塊、與行緩存模塊的RGB數(shù)據(jù)輸出端連接的場縮放模塊、與場縮放模塊的RGB數(shù)據(jù)輸出端連接的行縮放模塊以及輸入行步長和場步長且將輸出的縮放系數(shù)分別與讀控制模塊和場縮放模塊和行縮放模塊連接的系數(shù)發(fā)生模塊，經(jīng)縮放的RGB信號最后由行縮放模塊輸出。
2.按照權(quán)利要求1所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的系數(shù)發(fā)生模塊包括行系數(shù)發(fā)生器和場系數(shù)發(fā)生器，行系數(shù)發(fā)生器由行步長加上行系數(shù)模64的余數(shù)的加法器、然后經(jīng)一D-de-11控制的選擇器和D觸發(fā)器，最后在每個(gè)時(shí)鐘上升沿輸出8位的行系數(shù)，場系數(shù)發(fā)生器由場步長加上場系數(shù)模64的余數(shù)的加法器、然后經(jīng)一D-vde-11控制的選擇器和帶使能的鎖存器，最后在每個(gè)時(shí)鐘上升沿輸出8位的場系數(shù)。
3.按照權(quán)利要求1或2所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的讀控制模塊包括讀行控制和讀行選擇，讀行控制由讀地址每隔一時(shí)鐘周期加上行系數(shù)的加法器，然后經(jīng)一D-de-11控制的選擇器，最后經(jīng)D觸發(fā)器輸出，讀行選擇由每行開始時(shí)加上行系數(shù)的加法器，然后經(jīng)一D-vde-11控制的選擇器，最后經(jīng)帶使能的鎖存器輸出。
4.按照權(quán)利要求1或2所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的場縮放模塊由將第i行、第j列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器以及將第i行、第j+1列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j+1列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成，前一D觸發(fā)器輸出第j列RGB值，后一D觸發(fā)器輸出第j+1列RGB值。
5.按照權(quán)利要求3所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的場縮放模塊由將第i行、第j列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器以及將第i行、第j+1列的RGB值與第i行的場縮放系數(shù)相加的加法器，將第i+1行、第j+1列的RGB值與第i+1行的場縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成，前一D觸發(fā)器輸出第j列RGB值，后一D觸發(fā)器輸出第j+1列RGB值。
6.按照權(quán)利要求1或2所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的行縮放模塊由將第j列的RGB值與第j列的行縮放系數(shù)相加的加法器，將第j列的RGB值與第j+1列的行縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成，D觸發(fā)器最終輸出經(jīng)縮放后的RGB值。
7.按照權(quán)利要求3所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的行縮放模塊由將第j列的RGB值與第j列的行縮放系數(shù)相加的加法器，將第j列的RGB值與第j+1列的行縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成，D觸發(fā)器最終輸出經(jīng)縮放后的RGB值。
8.按照權(quán)利要求4所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的行縮放模塊由將第j列的RGB值與第j列的行縮放系數(shù)相加的加法器，將第j列的RGB值與第j+1列的行縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成，D觸發(fā)器最終輸出經(jīng)縮放后的RGB值。
9.按照權(quán)利要求5所述的顯示器的數(shù)字圖像縮放集成電路，其特征在于所說的行縮放模塊由將第j列的RGB值與第j列的行縮放系數(shù)相加的加法器，將第j列的RGB值與第j+1列的行縮放系數(shù)相加的加法器、將上述兩加法器所得值相加的加法器、將該加法器所得值和讀時(shí)鐘信號輸入的D觸發(fā)器構(gòu)成，D觸發(fā)器最終輸出經(jīng)縮放后的RGB值。
專利摘要一種顯示器的數(shù)字圖像縮放集成電路，屬于數(shù)字圖像顯示技術(shù)。它由外殼、電路及管腳組成。電路至少包括與目標(biāo)圖像的數(shù)據(jù)有效信號輸入端和輸出圖像的時(shí)鐘輸入端連接的讀控制模塊、與輸入圖像的時(shí)鐘和數(shù)據(jù)有效信號輸入端連接的寫控制模塊、行緩存模塊、場縮放模塊、行縮放模塊及系數(shù)發(fā)生模塊，經(jīng)縮放的RGB信號最后由行縮放模塊輸出。系數(shù)發(fā)生模塊包括行系數(shù)發(fā)生器和場系數(shù)發(fā)生器，分別由加法器、選擇器和D觸發(fā)器或帶使能的鎖存器組成，最后分別輸出8位的行、場系數(shù)。其縮放系數(shù)和存儲器讀地址的產(chǎn)生方式簡單，可同時(shí)實(shí)現(xiàn)向上縮放和向下縮放，結(jié)構(gòu)簡單，成本低，高可靠。它可廣泛應(yīng)用于各種顯示器的數(shù)字圖像縮放中。
文檔編號G06F3/14GK2607623SQ03215500
公開日2004年3月24日 申請日期2003年3月7日 優(yōu)先權(quán)日2003年3月7日
發(fā)明者何云鵬, 戰(zhàn)嘉瑾, 丁勇, 劉志恒, 陳永強(qiáng), 繆建兵 申請人:海信集團(tuán)有限公司