專利名稱：支持多種中央處理器的芯片組的制作方法
技術領域：
本實用新型是有關于一種計算機主板中的控制芯片組，且特別是關于一種支持多種中央處理器(Central Processing Unit簡稱CPU，又稱為中央處理單元)的芯片組。


圖1A及圖1B為可搭配第一類中央處理器與第二類中央處理器的芯片組的計算機系統(tǒng)方框示意圖，請同時參照圖1A及圖1B。此計算機系統(tǒng)中的芯片組110(一般為北橋控制芯片，簡稱N/B)可連接至第一類中央處理器120或是芯片組110可連接至第二類中央處理器130，上述兩類中央處理器例如Intel PIII處理器與AMD K7處理器。
因為Intel PIII處理器只需要一時鐘(clock)信號，來與N/B進行數(shù)據(jù)交換傳輸，而AMD K7處理器卻需要一輸入時鐘(input clock)信號與一輸出時鐘(output clock)，來與N/B進行數(shù)據(jù)交換傳輸，此輸出時鐘信號功能類似于選通(strobe)信號。故一般使用與Intel PIII處理器搭配的N/B，并不需要多余的clock信號接腳，但是一般使用與AMD K7處理器搭配的N/B，便需要十幾根clock信號接腳。因此，一般在設計可搭配Intel PIII處理器與AMD K7處理器的N/B時，為了節(jié)省輸出入(I/O)接腳數(shù)目，便將時鐘信號線(clock signal line)與其它信號線(如地址A/D line)作多任務(multiplexing)處理，使其共享一個接腳。
圖2為普通的支持多種中央處理器的芯片組示意圖，請參考圖2。普通的芯片組210為北橋芯片，其包括第一系統(tǒng)邏輯電路220、第二系統(tǒng)邏輯電路230、第一切換電路240、第二切換電路250、第一雙重定義腳位241、以及第二雙重定義腳位251等。其中，第一系統(tǒng)邏輯電路220適用于此芯片組210連接至Intel PIII處理器時，而第二系統(tǒng)邏輯電路230適用于此芯片組210連接至AMD K7處理器時。當芯片組210搭配Intel PIII處理器時，普通的芯片組210利用第一切換電路240與第二切換電路250，來控制切換第一雙重定義信號腳位241與第二雙重定義信號腳位251上的信號是要連接至第一系統(tǒng)邏輯電路220；同理，當芯片組210搭配AMD K7處理器時，使第一雙重定義信號腳位241與第二雙重定義信號腳位251上的信號是要連接至第二系統(tǒng)邏輯電路230，請注意此時之第二雙重定義信號腳位251經(jīng)第二切換電路250，連接至第二系統(tǒng)邏輯電路230的時鐘信號CLK。
圖3為由傳輸門電路所組成的切換電路，請參照圖3，此第二切換電路250包括第一傳輸門電路310與第二傳輸門電路320。其中第一傳輸門電路310的第一端連接至地址信號線(Ha4line)，第二傳輸門電路320的第一端連接至與時鐘信號線(CLK line)，第一傳輸門電路310與第二傳輸門電路320兩者的第二端接在一起輸出。因此當控制端CTLA高電位時，選擇連接至Ha4line，而當控制端CTLA低電位時，選擇連接至CLK line。
上述的電路卻有其缺點，因為同屬性的信號線，可以共享一個接腳，再利用上述切換電路分別控制信號接腳上所傳輸?shù)男盘柺怯糜贗ntel PIII處理器或是AMD K7處理器。然而，若是將不同屬性的信號線(如在第二切換電路250中Ha4line與CLK line)做多任務處理，使其共享同一根腳位時，也即共享第二雙重定義信號腳位251時，在信號傳輸過程中便會產(chǎn)生不想要的串音干擾(crosstalk interference)，使得信號傳輸?shù)钠焚|(zhì)變差，若是以傳輸門電路(transmission gate)做為北橋芯片的切換電路，由于其并非為理想的切換裝置，在高頻的應用上，若是使用非線性的電路組件(如傳輸門電路transmission gate或TTL)來切換信號的傳送路徑，會因為電容電感效應，在電容的接地端產(chǎn)生接地反彈噪聲(ground bounce noise)的問題，如此會嚴重降低信號的品質(zhì)。
總而言之，如采用普通的設計，將其應用在支持多種中央處理器的芯片組上，因時鐘信號及選通信號等為非常高頻的信號，如果這些信號和其它信號是以多任務切換電路的技術合并使用同一接腳，會導致因線距太近而有串音干擾情況發(fā)生，更甚者，如多任務切換電路使用傳輸門電路，又會產(chǎn)生接地反彈噪聲，使得信號傳輸?shù)钠焚|(zhì)大受影響。
本實用新型所提供的一種支持多種中央處理器的芯片組包括適用于此芯片組連接至第一類中央處理器的第一系統(tǒng)邏輯電路、適用于此芯片組連接至第二類中央處理器的第二系統(tǒng)邏輯電路、雙重定義信號腳位、獨立時鐘腳位、以及多任務切換電路。其中，獨立時鐘腳位耦接至此第二系統(tǒng)邏輯電路，用于作為時鐘信號的接腳，此獨立時鐘腳位并不定義作為其它信號的接腳。而多任務切換電路耦接至第一系統(tǒng)邏輯電路、第二系統(tǒng)邏輯電路以及雙重定義信號腳位，用于將此第一系統(tǒng)邏輯電路之第一信號或此第二系統(tǒng)邏輯電路之第二信號連接至此雙重定義信號腳位，其中連接此獨立時鐘腳位與此第二系統(tǒng)邏輯電路的時鐘信號走線短于其它信號腳位所用的其它信號走線，且此時鐘信號走線與其它信號走線之間隔大于其它信號走線之間的間隔。
本實用新型提供的一種支持多種中央處理器的芯片組，將時鐘信號等高頻信號獨立出來，獨自使用一根接腳而不與其它信號線做多任務處理，可以避免時鐘信號等干擾其它信號，使信號傳輸品質(zhì)提高，同時為了確保時鐘信號能夠地與其它信號隔絕開來，將連接此獨立時鐘腳位與此第一系統(tǒng)邏輯電路的一時鐘信號走線短于其它信號腳位所用的其它信號走線，且此時鐘信號走線與其它信號走線之間隔大于其它信號走線之間的間隔，可避免信號過度衰減及減少芯片組內(nèi)部電路的復雜度，使得芯片組的走線容易處理。
本實用新型的芯片組，由于將時鐘信號等高頻信號獨立隔絕，使用專用接腳而不與其它信號線做多任務處理，故至少具有如下的優(yōu)點1.使信號傳輸時的串音干擾降低；2.減少芯片組內(nèi)部電路的復雜度；3.使得芯片組的走線容易處理。
圖4是本實用新型的一較佳實施例的支持多種中央處理器的芯片組示意圖。
110本實用新型的芯片組120第一類中央處理器130第二類中央處理器210芯片組220第一系統(tǒng)邏輯電路230第二系統(tǒng)邏輯電路240第一切換電路241第一雙重定義腳位251第二雙重定義腳位250第二切換電路310第一傳輸門電路320第二傳輸門電路410本實用新型的芯片組420第一系統(tǒng)邏輯電路430第二系統(tǒng)邏輯電路440多任務切換電路431獨立時鐘腳位432獨立選通腳位441雙重定義信號腳位由于Intel PIII處理器只需要一種clock信號，來與北橋芯片進行數(shù)據(jù)交換傳輸，而AMD K7處理器要與北橋芯片進行數(shù)據(jù)交換傳輸，卻需要一種input clock信號與一種output clock，其功能類似于選通(strobe)信號，因此，當設計同時支持上述兩種中央處理器的北橋芯片時，會發(fā)現(xiàn)定義來與Intel PIII處理器搭配的clock信號接腳，會比與AMD K7處理器搭配的clock信號接腳少相當多，例如十幾根接腳。本實用新型的特征之一就是只要是與一般信號不同屬性的高頻信號，例如上述的與AMD K7處理器搭配的clock信號，本實用新型即給予獨立的信號接腳，絕不與其它Intel PIII處理器搭配的信號共享同一信號接腳。
故從系統(tǒng)主板設計者的角度觀之，此芯片組具有多個腳位，這些腳位至少包括獨立時鐘腳位以及多個雙重定義信號腳位。獨立時鐘腳位是用于耦接至第二類中央處理器，以作為時鐘信號的接腳，此獨立時鐘腳位并不連接至第一類中央處理器。而其它的雙重定義信號腳位可耦接至第一類中央處理器或是耦接至第二類中央處理器，當此芯片組耦接至第一類中央處理器時，這些雙重定義信號腳位是定義作為此第一類中央處理器的信號接腳，當此芯片組耦接至第二類中央處理器時，這些雙重定義信號腳位是定義作為此第二類中央處理器的信號接腳。
圖4是本實用新型的一較佳實施例的支持多種中央處理器的芯片組示意圖，請參照圖4。本實用新型所提供的一種支持多種中央處理器的芯片組410至少包括第一系統(tǒng)邏輯電路420、第二系統(tǒng)邏輯電路430、雙重定義信號腳位441、獨立時鐘腳位431、以及多任務切換電路440。所謂系統(tǒng)邏輯電路就是一般芯片組內(nèi)的中心邏輯控制電路，第一系統(tǒng)邏輯電路420適用于芯片組410連接至第一類中央處理器，而第二系統(tǒng)邏輯電路430適用于芯片組410連接至第二類中央處理器。此第一類中央處理器例如是Pentium系列的中央處理器，更特定的說，可以是Pentium III處理器(簡稱PIII)；而此第二類中央處理器例如是AMD系列的中央處理器，更特定的說，可以是AMD K7處理器。
芯片組410中的多任務切換電路440耦接至第一系統(tǒng)邏輯電路420、第二系統(tǒng)邏輯電路430以及雙重定義信號腳位441，其可將第一系統(tǒng)邏輯電路420的信號或第二系統(tǒng)邏輯電路430的信號連接至雙重定義信號腳位441。也即，當芯片組410耦接至Intel PIII處理器時，芯片組410利用多任務切換電路440，使雙重定義信號腳位441連接至第一系統(tǒng)邏輯電路420；同理，當芯片組410耦接至AMD K7處理器時，使雙重定義信號腳位441連接至第二系統(tǒng)邏輯電路430。
本實用新型主要特征之一就是獨立時鐘腳位431耦接至此第二系統(tǒng)邏輯電路430，用于作為時鐘信號的接腳，且此獨立時鐘腳位并不定義作為其它信號的接腳。也就是，當芯片組410耦接至AMD K7處理器時，此第二系統(tǒng)邏輯電路430經(jīng)獨立的路徑，專用獨立的時鐘腳位，連接至AMD K7處理器，此獨立的路徑與其它信號隔絕開來，并不做多任務處理，其中連接此獨立時鐘腳位與此第二系統(tǒng)邏輯電路的時鐘信號走線短于其它信號腳位所用的其它信號走線，且此時鐘信號走線與其它信號走線之間隔大于其它信號走線之間的間隔。
如本領域普通技術人員所知，上述實施例中一再提及時鐘信號，其實例如選通信號或是其它不同的時鐘信號，也屬于與一般信號性質(zhì)不同的高頻重要信號，故如果第二類中央處理器有所謂的選通信號或是其它不同的時鐘信號時，則本實用新型的芯片組410也應有獨立的選通信號腳位或是其它不同的時鐘信號腳位432。
權利要求1.一種支持多種中央處理器的芯片組，該芯片組包括一第一系統(tǒng)邏輯電路，其適用于該芯片組連接至一第一類中央處理器時；一第二系統(tǒng)邏輯電路，其適用于該芯片組連接至一第二類中央處理器時；其特征是，該芯片組還包括一雙重定義信號腳位，用于作為信號傳輸?shù)哪_位；一獨立時鐘腳位，耦接至該第二系統(tǒng)邏輯電路，用于作為一時鐘信號的接腳，該獨立時鐘腳位并不定義作為其它信號的接腳；以及一多任務切換電路，耦接至該第一系統(tǒng)邏輯電路、該第二系統(tǒng)邏輯電路以及該雙重定義信號腳位，用于將該第一系統(tǒng)邏輯電路的一第一信號與該第二系統(tǒng)邏輯電路的一第二信號二者擇一連接至該雙重定義信號腳位。
2.如權利要求1所述的支持多種中央處理器的芯片組，其特征是，該第一類中央處理器包括一Pentium系列的中央處理器，該第二類中央處理器包括一AMD系列的中央處理器。
3.如權利要求2所述的支持多種中央處理器的芯片組，其特征是，該第一類中央處理器為Pentium III處理器，該第二類中央處理器為AMD K7處理器。
4.如權利要求1所述的支持多種中央處理器的芯片組，其特征是，該芯片組更包括一獨立選通腳位，耦接至該第二系統(tǒng)邏輯電路，用于作為一選通信號的接腳，該獨立選通腳位并不定義作為其它信號的接腳。
5.如權利要求1所述的支持多種中央處理器的芯片組，其特征是，連接該獨立時鐘腳位與該第二系統(tǒng)邏輯電路的一時鐘信號走線短于其它信號腳位所用的其它信號走線，且該時鐘信號走線與其它信號走線的間隔大于其它信號走線之間的間隔。
專利摘要一種支持多種中央處理器的芯片組,其將芯片組有關時鐘信號等高頻重要信號完全獨立,不做多任務切換處理,并使這些信號的接腳不再定義作其它信號使用,使其具有自身的球柵極陣列式腳位,且時鐘信號走線短于其它信號腳位所用的其它信號走線,而時鐘信號走線與其它信號走線之間隔大于其它信號走線之間的間隔。由于時鐘信號等高頻重要信號不做多任務切換,能與其它信號走線隔絕開來,因此可提高信號的品質(zhì)。
文檔編號G06F13/00GK2510922SQ0126432
公開日2002年9月11日 申請日期2001年9月27日 優(yōu)先權日2001年9月27日
發(fā)明者張乃舜, 陳淑惠, 陳再生 申請人:威盛電子股份有限公司