一種阻抗衰減緩沖器及低壓差線性穩(wěn)壓器的制造方法
【專利摘要】本發(fā)明屬于電子電路技術(shù)領(lǐng)域，提供了一種阻抗衰減緩沖器及低壓差線性穩(wěn)壓器。在本發(fā)明的實施例中，所述低壓差線性穩(wěn)壓器包括誤差放大器、阻抗衰減緩沖器和匹配管，所述阻抗衰減緩沖器連接在所述誤差放大器和所述匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Cc，所述阻抗衰減緩沖器包括補償電容C0，所述補償電容C0連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容C0與所述密勒電容Cc共同構(gòu)成補償電路以實現(xiàn)頻率補償，這樣，在滿足LDO性能指標的前提下，可減小密勒電容Cc的值，進而減小芯片的面積，并降低成本。
【專利說明】
一種阻抗衰減緩沖器及低壓差線性穩(wěn)壓器
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于電子電路技術(shù)領(lǐng)域，尤其涉及一種阻抗衰減緩沖器及低壓差線性穩(wěn)壓器。
【背景技術(shù)】
[0002]低壓差線性穩(wěn)壓器(Low dropout regulator，LD0)相對于傳統(tǒng)的穩(wěn)壓器來說，其具有更穩(wěn)定的輸出電壓和更小的波紋，因此，在電源管理電路中，是一個非常重要的模塊。為了使LDO具有快速的時間相應(yīng)，并且在輕載重載變化時波紋較小，現(xiàn)有的LDO中都會引入一個阻抗衰減緩沖器buffer，如圖1所示，該阻抗衰減緩沖器buffer連接在誤差放大器EA和匹配管Q之間，其作用就是衰減阻抗，以實現(xiàn)零極點的調(diào)節(jié)，讓系統(tǒng)的傳統(tǒng)函數(shù)在負載變化很大的情況下都有很好的相位預(yù)度和頻率響應(yīng)。而為了使LDO的輸出更加穩(wěn)定，一般在誤差放大器EA和匹配管Ql之間還會接一個密勒電容Ce，用來進行頻率補償。
[0003]為了達到LDO的性能指標，一般情況下，密勒電容Ce的值都會比較大，而在CMOS工藝中，大電容需要比較大的面積，這樣會導(dǎo)致芯片的面積增大，并且會增加成本。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例的目的在于提供一種阻抗衰減緩沖器及低壓差線性穩(wěn)壓器，旨在解決傳統(tǒng)的LDO中密勒電容的值較大而占用較大的面積，導(dǎo)致芯片面積增大，成本增加的問題。
[0005]本發(fā)明實施例是這樣實現(xiàn)的，一種阻抗衰減緩沖器，所述阻抗衰減緩沖器連接在誤差放大器和匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Ce，所述阻抗衰減緩沖器包括補償電容CO，所述補償電容CO連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容CO與所述密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償。
[0006]進一步的，所述阻抗衰減緩沖器還包括:
[0007]PMOS 管 Q1、NM0S 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和開關(guān)管；
[0008]所述匪OS管Q2的漏極、所述PMOS管Ql的漏極、所述PMOS管Ql的源極、所述PMOS管Ql的柵極、所述PMOS管Q3的源極、所述PMOS管Q5的柵極及所述PMOS管Q5的源極共接于電源，所述PMOS管Q3的柵極為所述阻抗衰減緩沖器的輸入端，所述PMOS管Q3的源極與所述PMOS管Q5的漏極共接于所述開關(guān)管的高電位端，所述PMOS管Q3的漏極與所述NMOS管Q4的漏極共接于所述開關(guān)管的控制端，所述NMOS管Q4的源極、所述開關(guān)管的低電位端及所述NMOS管Q2的源極共接于地，所述NMOS管Q4的柵極與所述NMOS管Q2的柵極共接于所述NMOS管Q2的漏極。
[0009]進一步的，所述開關(guān)管采用匪OS管Q6，所述NMOS管Q6的漏極為所述開關(guān)管的高電位端，所述NMOS管Q6的源極為所述開關(guān)管的低電位端，所述NMOS管Q6的柵極為所述開關(guān)管的控制端。
[0010]進一步的，所述開關(guān)管采用NPN型三極管Q7，所述NPN型三極管Q7的集電極為所述開關(guān)管的高電位端，所述NPN型三極管Q7的發(fā)射極為所述開關(guān)管的低電位端，所述NPN型三極管Q7的基極為所述開關(guān)管的控制端。
[0011]本發(fā)明還提供了一種低壓差線性穩(wěn)壓器，所述低壓差線性穩(wěn)壓器包括誤差放大器、阻抗衰減緩沖器和匹配管，所述阻抗衰減緩沖器連接在所述誤差放大器和所述匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Ce，所述阻抗衰減緩沖器包括補償電容CO，所述補償電容CO連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容CO與所述密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償。
[0012]進一步的，所述阻抗衰減緩沖器還包括:
[0013]PMOS 管 Q1、NM0S 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和開關(guān)管；
[0014]所述匪OS管Q2的漏極、所述PMOS管Ql的漏極、所述PMOS管Ql的源極、所述PMOS管Ql的柵極、所述PMOS管Q3的源極、所述PMOS管Q5的柵極及所述PMOS管Q5的源極共接于電源，所述PMOS管Q3的柵極為所述阻抗衰減緩沖器的輸入端，所述PMOS管Q3的源極與所述PMOS管Q5的漏極共接于所述開關(guān)管的高電位端，所述PMOS管Q3的漏極與所述NMOS管Q4的漏極共接于所述開關(guān)管的控制端，所述NMOS管Q4的源極、所述開關(guān)管的低電位端及所述NMOS管Q2的源極共接于地，所述NMOS管Q4的柵極與所述NMOS管Q2的柵極共接于所述NMOS管Q2的漏極。
[0015]進一步的，所述開關(guān)管采用匪OS管Q6，所述NMOS管Q6的漏極為所述開關(guān)管的高電位端，所述NMOS管Q6的源極為所述開關(guān)管的低電位端，所述NMOS管Q6的柵極為所述開關(guān)管的控制端。
[0016]進一步的，所述開關(guān)管采用NPN型三極管Q7，所述NPN型三極管Q7的集電極為所述開關(guān)管的高電位端，所述NPN型三極管Q7的發(fā)射極為所述開關(guān)管的低電位端，所述NPN型三極管Q7的基極為所述開關(guān)管的控制端。
[0017]在本發(fā)明的實施例中，所述低壓差線性穩(wěn)壓器包括誤差放大器、阻抗衰減緩沖器和匹配管，所述阻抗衰減緩沖器連接在所述誤差放大器和所述匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Ce，所述阻抗衰減緩沖器包括補償電容CO，所述補償電容CO連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容CO與所述密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償，這樣，在滿足LDO性能指標的前提下，可減小密勒電容Ce的值，進而減小芯片的面積，并降低成本。
【附圖說明】
[0018]圖1是現(xiàn)有技術(shù)中LDO的內(nèi)部結(jié)構(gòu)圖；
[0019]圖2是本發(fā)明第一實施例提供的阻抗衰減緩沖器的電路結(jié)構(gòu)圖；
[0020]圖3是本發(fā)明另一實施例提供的阻抗衰減緩沖器的電路結(jié)構(gòu)圖；
[0021]圖4是本發(fā)明第二實施例提供的低壓差線性穩(wěn)壓器的電路結(jié)構(gòu)圖；
[0022]圖5是本發(fā)明另一實施例提供的低壓差線性穩(wěn)壓器的電路結(jié)構(gòu)圖。
【具體實施方式】
[0023]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點更加清楚明白，以下結(jié)合附圖及實施例，對本發(fā)明進行進一步詳細說明。應(yīng)當理解，此處所描述的具體實施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。
[0024]實施例一:
[0025]本發(fā)明的第一實施例提供了一種阻抗衰減緩沖器。
[0026]圖1示出了現(xiàn)有技術(shù)中LDO的內(nèi)部結(jié)構(gòu)圖，為了便于說明，僅示出了與本發(fā)明實施例相關(guān)的部分。
[0027]一種阻抗衰減緩沖器buffer，阻抗衰減緩沖器buffer連接在誤差放大器EA和匹配管Q之間，誤差放大器EA和匹配管Q之間還接有密勒電容Ce。
[0028]在本實施例中，密勒電容Ce的一端接誤差放大器EA，密勒電容Ce的另一端接匹配管Q的漏極，匹配管Q的漏極為LDO的輸出端V0UT，匹配管Q的柵極接阻抗衰減緩沖器buffer的輸出端，匹配管Q的源極接電源VIN。在實際應(yīng)用中，為了滿足系統(tǒng)的要求，密勒電容Ce的值一般會比較大，在LDO負載變化范圍比較大時，密勒電容Ce的值可能會達到30pF。
[0029]圖2示出了本發(fā)明第一實施例提供的阻抗衰減緩沖器的模塊結(jié)構(gòu)，為了便于說明，僅不出了與本發(fā)明實施例相關(guān)的部分。
[0030]參考圖2和圖1，阻抗衰減緩沖器buffer包括補償電容CO，補償電容CO連接在阻抗衰減緩沖器buffer的輸入端和地之間，補償電容CO與密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償。
[0031]在實際應(yīng)用中，補償電容CO會選取較小值，因此在阻抗衰減緩沖器buffer中增加補償電容CO后，阻抗衰減緩沖器buff er的面積并沒有太大影響。因為補償電容CO與密勒電容Ce共同構(gòu)成補償網(wǎng)絡(luò)，在滿足LDO性能指標的情況下，密勒電容Ce的值會降低，因此其占用的面積也會相應(yīng)減小，這樣，LDO的整個芯片面積也會減小。
[0032]作為本發(fā)明的一實施例，阻抗衰減緩沖器buffer還包括:
[0033]PMOS 管 QUNMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和開關(guān)管 I;
[0034]NMOS管Q2的漏極、PMOS管Ql的漏極、PMOS管Ql的源極、PMOS管Ql的柵極、PMOS管Q3的源極、PMOS管Q5的柵極及PMOS管Q5的源極共接于電源VIN，PM0S管Q3的柵極為阻抗衰減緩沖器buffer的輸入端，PMOS管Q3的源極與PMOS管Q5的漏極共接于開關(guān)管I的高電位端，PMOS管Q3的漏極與NMOS管Q4的漏極共接于開關(guān)管I的控制端，匪OS管Q4的源極、開關(guān)管的低電位端及匪OS管Q2的源極共接于地，匪OS管Q4的柵極與匪OS管Q2的柵極共接于匪OS管Q2的漏極。
[0035]作為本發(fā)明的一實施例，開關(guān)管I采用匪OS管Q6，匪OS管Q6的漏極為開關(guān)管I的高電位端，NMOS管Q6的源極為開關(guān)管I的低電位端，NMOS管Q6的柵極為開關(guān)管I的控制端。
[0036]圖3示出了本發(fā)明另一實施例提供的阻抗衰減緩沖器的模塊結(jié)構(gòu)，為了便于說明，僅不出了與本發(fā)明實施例相關(guān)的部分。
[0037]作為本發(fā)明的一實施例，開關(guān)管I采用NPN型三極管Q7，NPN型三極管Q7的集電極為開關(guān)管I的高電位端，NPN型三極管Q7的發(fā)射極為開關(guān)管I的低電位端，NPN型三極管Q7的基極為開關(guān)管I的控制端。
[0038]實施例二:
[0039]本發(fā)明的第二實施例提供了一種低壓差線性穩(wěn)壓器。
[0040]圖4示出了本發(fā)明第二實施例提供的低壓差線性穩(wěn)壓器的電路結(jié)構(gòu)圖，為了便于說明，僅示出了與本發(fā)明實施例相關(guān)的部分。
[0041]—種低壓差線性穩(wěn)壓器，所述低壓差線性穩(wěn)壓器包括誤差放大器EA、阻抗衰減緩沖器buffer和匹配管Q，阻抗衰減緩沖器buffer連接在誤差放大器EA和匹配管Q之間，誤差放大器EA和匹配管Q之間還接有密勒電容Ce。
[0042]在本實施例中，密勒電容Ce的一端接誤差放大器EA，密勒電容Ce的另一端接匹配管Q的漏極，匹配管Q的漏極為LDO的輸出端V0UT，匹配管Q的柵極接阻抗衰減緩沖器buffer的輸出端，匹配管Q的源極接電源VIN。在實際應(yīng)用中，為了滿足系統(tǒng)的要求，密勒電容Ce的值一般會比較大，在LDO負載變化范圍比較大時，密勒電容Ce的值可能會達到30pF。
[0043]阻抗衰減緩沖器buffer包括補償電容CO，補償電容CO連接在阻抗衰減緩沖器buffer的輸入端和地之間，補償電容CO與密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償。
[0044]在實際應(yīng)用中，補償電容CO會選取較小值，因此在阻抗衰減緩沖器buffer中增加補償電容CO后，阻抗衰減緩沖器buff er的面積并沒有太大影響。因為補償電容CO與密勒電容Ce共同構(gòu)成補償網(wǎng)絡(luò)，在滿足LDO性能指標的情況下，密勒電容Ce的值會降低，因此其占用的面積也會相應(yīng)減小，這樣，LDO的整個芯片面積也會減小。
[0045]作為本發(fā)明的一實施例，阻抗衰減緩沖器buffer還包括:
[0046]PMOS 管 QUNMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和開關(guān)管 I。
[0047]NMOS管Q2的漏極、PMOS管Ql的漏極、PMOS管Ql的源極、PMOS管Ql的柵極、PMOS管Q3的源極、PMOS管Q5的柵極及PMOS管Q5的源極共接于電源，PMOS管Q3的柵極為阻抗衰減緩沖器buffer的輸入端，PMOS管Q3的源極與PMOS管Q5的漏極共接于開關(guān)管I的高電位端，PMOS管Q3的漏極與匪OS管Q4的漏極共接于開關(guān)管I的控制端，匪OS管Q4的源極、開關(guān)管I的低電位端及匪OS管Q2的源極共接于地，匪OS管Q4的柵極與匪OS管Q2的柵極共接于匪OS管Q2的漏極。
[0048]作為本發(fā)明的一實施例，開關(guān)管I采用匪OS管，匪OS管的漏極為開關(guān)管I的高電位端，NMOS管的源極為開關(guān)管I的低電位端，NMOS管的柵極為開關(guān)管I的控制端。
[0049]圖5示出了本發(fā)明另一實施例提供的低壓差線性穩(wěn)壓器的電路結(jié)構(gòu)圖，為了便于說明，僅示出了與本發(fā)明實施例相關(guān)的部分。
[0050]作為本發(fā)明的一實施例，開關(guān)管I采用NPN型三極管，NPN型三極管的集電極為開關(guān)管I的高電位端，NPN型三極管的發(fā)射極為開關(guān)管I的低電位端，NPN型三極管的基極為開關(guān)管I的控制端。
[0051]在本發(fā)明的實施例中，所述低壓差線性穩(wěn)壓器包括誤差放大器、阻抗衰減緩沖器和匹配管，所述阻抗衰減緩沖器連接在所述誤差放大器和所述匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Ce，所述阻抗衰減緩沖器包括補償電容CO，所述補償電容CO連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容CO與所述密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償，這樣，在滿足LDO性能指標的前提下，可減小密勒電容Ce的值，進而減小芯片的面積，并降低成本。
[0052]以上所述僅為本發(fā)明的較佳實施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應(yīng)包含在本發(fā)明的保護范圍之內(nèi)。
【主權(quán)項】
1.一種阻抗衰減緩沖器，所述阻抗衰減緩沖器連接在誤差放大器和匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Ce，其特征在于，所述阻抗衰減緩沖器包括補償電容CO，所述補償電容CO連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容CO與所述密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償。2.如權(quán)利要求1所述的阻抗衰減緩沖器，其特征在于，所述阻抗衰減緩沖器還包括: PMOS管 Q1、NMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和開關(guān)管； 所述NMOS管Q2的漏極、所述PMOS管Ql的漏極、所述PMOS管Ql的源極、所述PMOS管Ql的柵極、所述PMOS管Q3的源極、所述PMOS管Q5的柵極及所述PMOS管Q5的源極共接于電源，所述PMOS管Q3的柵極為所述阻抗衰減緩沖器的輸入端，所述PMOS管Q3的源極與所述PMOS管Q5的漏極共接于所述開關(guān)管的高電位端，所述PMOS管Q3的漏極與所述NMOS管Q4的漏極共接于所述開關(guān)管的控制端，所述NMOS管Q4的源極、所述開關(guān)管的低電位端及所述NMOS管Q2的源極共接于地，所述NMOS管Q4的柵極與所述NMOS管Q2的柵極共接于所述NMOS管Q2的漏極。3.如權(quán)利要求2所述的阻抗衰減緩沖器，其特征在于，所述開關(guān)管采用匪OS管Q6，所述NMOS管Q6的漏極為所述開關(guān)管的高電位端，所述NMOS管Q6的源極為所述開關(guān)管的低電位端，所述NMOS管Q6的柵極為所述開關(guān)管的控制端。4.如權(quán)利要求2所述的阻抗衰減緩沖器，其特征在于，所述開關(guān)管采用NPN型三極管Q7，所述NPN型三極管Q7的集電極為所述開關(guān)管的高電位端，所述NPN型三極管Q7的發(fā)射極為所述開關(guān)管的低電位端，所述NPN型三極管Q7的基極為所述開關(guān)管的控制端。5.—種低壓差線性穩(wěn)壓器，所述低壓差線性穩(wěn)壓器包括誤差放大器、阻抗衰減緩沖器和匹配管，所述阻抗衰減緩沖器連接在所述誤差放大器和所述匹配管之間，所述誤差放大器和所述匹配管之間還接有密勒電容Ce，其特征在于，所述阻抗衰減緩沖器包括補償電容CO，所述補償電容CO連接在所述阻抗衰減緩沖器的輸入端和地之間，所述補償電容CO與所述密勒電容Ce共同構(gòu)成補償電路以實現(xiàn)頻率補償。6.如權(quán)利要求5所述的低壓差線性穩(wěn)壓器，其特征在于，所述阻抗衰減緩沖器還包括: PMOS管 Q1、NMOS 管 Q2、PMOS 管 Q3、NMOS 管 Q4、PMOS 管 Q5 和開關(guān)管； 所述NMOS管Q2的漏極、所述PMOS管Ql的漏極、所述PMOS管Ql的源極、所述PMOS管Ql的柵極、所述PMOS管Q3的源極、所述PMOS管Q5的柵極及所述PMOS管Q5的源極共接于電源，所述PMOS管Q3的柵極為所述阻抗衰減緩沖器的輸入端，所述PMOS管Q3的源極與所述PMOS管Q5的漏極共接于所述開關(guān)管的高電位端，所述PMOS管Q3的漏極與所述NMOS管Q4的漏極共接于所述開關(guān)管的控制端，所述NMOS管Q4的源極、所述開關(guān)管的低電位端及所述NMOS管Q2的源極共接于地，所述NMOS管Q4的柵極與所述NMOS管Q2的柵極共接于所述NMOS管Q2的漏極。7.如權(quán)利要求6所述的低壓差線性穩(wěn)壓器，其特征在于，所述開關(guān)管采用匪OS管Q6，所述NMOS管Q6的漏極為所述開關(guān)管的高電位端，所述NMOS管Q6的源極為所述開關(guān)管的低電位端，所述NMOS管Q6的柵極為所述開關(guān)管的控制端。8.如權(quán)利要求6所述的低壓差線性穩(wěn)壓器，其特征在于，所述開關(guān)管采用NPN型三極管Q7，所述NPN型三極管Q7的集電極為所述開關(guān)管的高電位端，所述NPN型三極管Q7的發(fā)射極為所述開關(guān)管的低電位端，所述NPN型三極管Q7的基極為所述開關(guān)管的控制端。
【文檔編號】G05F1/56GK106020306SQ201610362694
【公開日】2016年10月12日
【申請日】2016年5月26日
【發(fā)明人】潘少輝, 胡勝發(fā)
【申請人】安凱(廣州)微電子技術(shù)有限公司