專利名稱：一種有源箝位電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，具體涉及一種有源箝位電路的設(shè)計(jì)。
背景技術(shù)：
箝位電路廣泛用于各種模擬集成電路和數(shù)模混合信號集成電路中。傳統(tǒng)的箝位電路多采用齊納二極管實(shí)現(xiàn)，具體如圖1所示，其中Vi為輸入電壓，Vo為輸出電壓，Rl 一端接Vi的正向端，另一端接Vo的正向端，齊納二極管的負(fù)極接Vo的正向端，另一端接Vo的負(fù)向端。傳統(tǒng)的齊納二極管箝位電路，有一下幾個方面的缺陷①一旦工藝選定之后，齊納管的反向擊穿電壓隨即確定，亦即箝位電壓固定，無法調(diào)節(jié)；②存在齊納噪聲，不適用于低噪聲應(yīng)用；③片上集成時，齊納管的面積較大，需要額外的光刻板和工藝流程，增加了成本； ④齊納管易受溫度的影響，直接影響了箝位電壓點(diǎn)的精度。

發(fā)明內(nèi)容
本發(fā)明的目的是為了解決傳統(tǒng)的二極管箝位電路存在的上述缺陷，提出了一種有源箝位電路。本發(fā)明的技術(shù)方案是一種有源箝位電路，其特征在于，包括一限流電阻、第一 NMOS晶體管、第二 NMOS晶體管、第一 PMOS晶體管和一恒流源，其中，所述限流電阻，包括第一端子，用于接收一輸入信號，以及第二端子，用于輸出一輸出信號；所述第一 NMOS晶體管的漏極連接于所述限流電阻的第二端子，柵極接所述第一 PMOS管的漏極，源極和襯底耦接至接地點(diǎn)；所述第二 NMOS晶體管的柵極和漏極連接于所述限流電阻的第二端子，源極接所述第一 PMOS管的源極，襯底耦接至接地點(diǎn)；所述第一 PMOS管的柵極耦接至接地點(diǎn)，襯底接外部電源；所述恒流源，包括一正向端子，接所述第一 NMOS晶體管的柵極，一負(fù)向端子，耦接至接地點(diǎn)。進(jìn)一步的，所述恒流源包括第三NMOS晶體管、第四NMOS晶體管和電流源，其中，所述第三NMOS晶體管的漏極作為所述恒流源的正向端子，柵極接電流源的負(fù)向端子，源極和襯底耦接至接地點(diǎn)；所述第四NMOS晶體管柵極和漏極接電流源的負(fù)向端子，源極和襯底耦接至接地占.
^ \\\ 電流源的正向端子接外部電源。本發(fā)明的有益效果本發(fā)明的箝位電路克服了傳統(tǒng)齊納二極管箝位電路的缺陷， 電路結(jié)構(gòu)簡單，可精確調(diào)節(jié)箝位點(diǎn)電壓的穩(wěn)定值，版圖面積小，無需額外光刻板和工藝流程，成本低，可廣泛應(yīng)用于模擬或數(shù)模混合集成電路中。


圖1為傳統(tǒng)齊納二極管箝位電路示意圖。圖2為本發(fā)明的箝位電路結(jié)構(gòu)示意圖。圖3為本發(fā)明的箝位電路原理圖。圖4為本發(fā)明的箝位電路輸出信號的穩(wěn)定值為3V的仿真波形圖。圖5為本發(fā)明的箝位電路輸出信號的穩(wěn)定值為3. 5V的仿真波形圖。
具體實(shí)施例方式下面結(jié)合附圖和具體的實(shí)施例對本發(fā)明作進(jìn)一步的闡述。本發(fā)明的有源箝位電路的結(jié)構(gòu)示意圖如圖2所示，包括NM0S管MN1、MN2、PM0S管 MP1、限流電阻RO和恒流源I。其中，電阻RO起限流作用；恒流源I和麗2、MP1的尺寸確定了電路的箝位點(diǎn)穩(wěn)定值。具體連接關(guān)系如下電阻RO第一端子接收輸入信號Vin，第二端子，用于輸出一輸出信號Vout ；NMOS管MNl的漏極接Vout，柵極接PMOS管MPl的漏極，源極和襯底耦接至接地點(diǎn) VSS ；NMOS管麗2的柵極和漏極接Vout，源極接MPl的源極，襯底耦接至接地點(diǎn)VSS ；PMOS管MPl的柵極耦接至接地點(diǎn)VSS，源極接麗2的源極，漏極接麗1的柵極，襯底接外部電源；這里，恒流源I以簡單的電流鏡為實(shí)例，具體如圖3所示，包括NMOS管麗3、MN4和電流源Ib，具體連接關(guān)系如下NM0S管麗3的漏極接麗1的柵極，柵極接電流源Λ的負(fù)向端子，源極和襯底耦接至接地點(diǎn)VSS ；MN4的柵極和漏極接Λ的負(fù)向端子，源極和襯底耦接至接地點(diǎn)VSS，電流源的正向端子接外部電源。分別以下幾個方面闡述本發(fā)明的要點(diǎn)。(1)本發(fā)明的穩(wěn)定值可調(diào)的有源箝位電路的工作原理說明當(dāng)Vin低于設(shè)定的穩(wěn)定值時，NMOS管麗1、麗2、PM0S管MPl都沒有導(dǎo)通，電路沒有電流流過，此時Vout = Vin 式(1)由式(1)可知，Vout隨著Vin升高而升高。當(dāng)Vout接近于設(shè)定的穩(wěn)定值時，MN2 和MPl逐漸導(dǎo)通，由于流過電路的電流是恒定的，麗1的柵極電壓開始升高，麗1逐漸導(dǎo)通， 箝住Vout，使Vout不隨Vin變化，實(shí)現(xiàn)箝位的功能。(2)穩(wěn)定值的設(shè)定說明當(dāng)Vout被箝住后，易得到Vout = VSS+VGS _ +1 Vgs _ I 式 O)這里，VSS表示接地點(diǎn)VSS的相對地電位，Vesam2)表示NMOS管麗2的柵源電壓， Ves(MP1)表示PMOS管MPl的柵源電壓。此時，整個電路的電流將隨Vin升高而增加，增加的電流12通過麗1流出，而麗2、MPl和電流源支路的電流仍然保持為II。故有Id(MN2) = -Id(MP1) = Il 式⑶
忽略溝道長度調(diào)制效應(yīng)，有
權(quán)利要求
1.一種有源箝位電路，其特征在于，包括一限流電阻、第一 NMOS晶體管、第二 NMOS晶體管、第一 PMOS晶體管和一恒流源，其中，所述限流電阻，包括第一端子，用于接收一輸入信號，以及第二端子，用于輸出一輸出信號；所述第一 NMOS晶體管的漏極連接于所述限流電阻的第二端子，柵極接所述第一 PMOS 管的漏極，源極和襯底耦接至接地點(diǎn)；所述第二 NMOS晶體管的柵極和漏極連接于所述限流電阻的第二端子，源極接所述第一 PMOS管的源極，襯底耦接至接地點(diǎn)；所述第一 PMOS管的柵極耦接至接地點(diǎn)，襯底接外部電源；所述恒流源，包括一正向端子，接所述第一 NMOS晶體管的柵極，一負(fù)向端子，耦接至接地點(diǎn)。
2.根據(jù)權(quán)利要求1所述的有源箝位電路，其特征在于，所述恒流源包括第三NMOS晶體管、第四NMOS晶體管和電流源，其中，所述第三NMOS晶體管的漏極作為所述恒流源的正向端子，柵極接電流源的負(fù)向端子， 源極和襯底耦接至接地點(diǎn)；所述第四NMOS晶體管柵極和漏極接電流源的負(fù)向端子，源極和襯底耦接至接地點(diǎn)；電流源的正向端子接外部電源。
全文摘要
本發(fā)明屬于集成電路技術(shù)領(lǐng)域，公開了一種有源箝位電路，具體包括一限流電阻、第一NMOS晶體管、第二NMOS晶體管、第一PMOS晶體管和一恒流源，其中，恒流源和第二NMOS晶體管、第一PMOS晶體管的尺寸確定了電路的箝位點(diǎn)穩(wěn)定值。本發(fā)明的箝位電路克服了傳統(tǒng)齊納二極管箝位電路的缺陷，電路結(jié)構(gòu)簡單，可精確調(diào)節(jié)箝位點(diǎn)電壓的穩(wěn)定值，版圖面積小，無需額外光刻板和工藝流程，成本低，可廣泛應(yīng)用于模擬或數(shù)?；旌霞呻娐分?。
文檔編號G05F1/613GK102354246SQ201110333828
公開日2012年2月15日 申請日期2011年10月28日 優(yōu)先權(quán)日2011年10月28日
發(fā)明者代高強(qiáng), 周澤坤, 張波, 明鑫, 王慧芳, 石躍 申請人:電子科技大學(xué)