專利名稱：具有嵌入式邏輯分析功能的fpga及邏輯分析系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有嵌入式邏輯分析功能的FPGA及邏輯分析系統(tǒng)。
背景技術(shù)：
目前，現(xiàn)場可編程門陣列(Field Programmable Gate Array,簡稱FPGA),以硬件描述語言(Verilog或VHDL)完成電路的設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至FPGA上進(jìn)行測試，是現(xiàn)代IC設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路(比如AND、OR、XOR、NOT)或者更復(fù)雜一些的組合功能，比如，解碼器或數(shù)學(xué)方程式等。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器(Flip - flop)或者其他更加完整的記憶塊。系統(tǒng)設(shè)計師可以根據(jù)設(shè)計需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了 一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變，所以FPGA可以完成所需要的邏輯功能。在FPGA調(diào)試階段，傳統(tǒng)的信號分析手段是用邏輯分析儀分析信號，設(shè)計時要求FPGA和PCB設(shè)計人員保留一定數(shù)量的FPGA管腳作為測試管腳，編寫FPGA代碼時將需要觀察的信號作為模塊的輸出信號，在綜合實現(xiàn)時再把這些輸出信號鎖定到測試管腳上，然后連接邏輯分析儀的探頭到這些測試管腳進(jìn)行觀測。由上可見，一旦測試管腳確定，所輸出的信號類型就已確定，不能靈活增加，當(dāng)測試腳不夠用的時候影響測試，如果測試管腳太多又影響PCB布局布線。另外，一臺邏輯分析儀要幾萬到幾十萬元，每個公司擁有的數(shù)量有限，在研發(fā)高峰期間往往供不應(yīng)求，影響進(jìn)度。目前，還有一種FPGA，如中國專利申請?zhí)?01110310071，名稱為數(shù)字電路調(diào)試器中所述，其內(nèi)嵌有邏輯分析功能，但這僅僅是將邏輯分析儀的功能進(jìn)行縮減，以較低成本來獲取預(yù)先制定固定數(shù)據(jù)位數(shù)的信號，卻無法針對FPGA的運行情況來靈活的設(shè)定指令，且無法利用FPGA內(nèi)部存儲資源取代外部昂貴的存儲器，因此，需要對現(xiàn)有的FPGA進(jìn)行改進(jìn)，以便利用更加低廉的成本來靈活的進(jìn)行在線測試，為解決問題提供最真實可靠的現(xiàn)場數(shù)據(jù)。

發(fā)明內(nèi)容
鑒于以上所述現(xiàn)有技術(shù)的缺點，本發(fā)明的目的在于提供一種有嵌入式邏輯分析功能的FPGA及邏輯分析系統(tǒng)，用于解決現(xiàn)有技術(shù)中FPGA調(diào)試不靈活的問題。為實現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種具有嵌入式邏輯分析功能的FPGA，其中，所述FPGA包括至少一個工作模塊，其還包括內(nèi)嵌在所述FPGA中的存儲模塊；與所述工作模塊和存儲模塊連接的邏輯分析模塊，用于基于所接收的采集指令采集相應(yīng)工作模塊輸出的信號；并將所述信號存儲在所述存儲模塊中；以及在采集完成后，將所述存儲模塊中的信號予以輸出；與外部設(shè)備、所述邏輯分析模塊連接的接口模塊，用于對所述邏輯分析模塊與外部設(shè)備之間傳輸數(shù)據(jù)進(jìn)行協(xié)議封裝/解析處理；其中，所述數(shù)據(jù)包括所述外部設(shè)備輸至所述接口模塊的采集指令、及所述邏輯分析模塊輸至所述接口模塊的信號。優(yōu)選地，所述邏輯分析模塊還用于根據(jù)所述采集指令中的存儲深度采集所述信號。優(yōu)選地，所述邏輯分析模塊還用于基于所接收的采集指令檢測相應(yīng)工作模塊所輸出的信號，并在所述信號滿足所述采集指令中的觸發(fā)條件時采集所檢測信號中的至少一個信號。優(yōu)選地，所述邏輯分析模塊還用于基于預(yù)設(shè)的編號與所述工作模塊的對應(yīng)關(guān)系、和/或所述編號與所述工作模塊的接口的對應(yīng)關(guān)系，檢測所接收的采集指令中的編號所對應(yīng)的工作模塊及接口所輸出的信號。優(yōu)選地，所述邏輯分析模塊還用于基于所接收的控制指令來控制相應(yīng)工作模塊中的時序；其中，所述控制指令由所述外部設(shè)備發(fā)出、并經(jīng)所述接口模塊進(jìn)行解析后提供給所述邏輯分析模塊。優(yōu)選地，所述接口模塊利用所述FPGA中的引腳與所述外部設(shè)備相連。優(yōu)選地，所述存儲模塊包括塊隨機(jī)存儲器、分布式存儲器中的至少一種?；谏鲜瞿康模景l(fā)明還提供一種FPGA的邏輯分析系統(tǒng)，其至少包括如上述中任一所述的FPGA ；以及與所述FPGA連接的外部設(shè)備，用于向所述FPGA發(fā)送采集指令/控制指令，以及將所述FPGA輸出的信號轉(zhuǎn)換成波形予以顯示。優(yōu)選地，所述外部設(shè)備還用于向所述FPGA發(fā)送控制指令，以便所述FPGA中的邏輯分析模塊基于所述控制指令來控制相應(yīng)工作模塊中的時序。

如上所述，本發(fā)明的具有嵌入式邏輯分析功能的FPGA及邏輯分析系統(tǒng)，具有以下有益效果在所述FPGA中內(nèi)嵌邏輯分析模塊，并利用所述接口模塊來接收用來指示所述邏輯分析模塊的采集FPGA內(nèi)部信號的采集指令，能夠大大簡化現(xiàn)有邏輯分析儀的功能，并更加靈活的采集相應(yīng)的信號，而不受引腳所能輸出的信號的限制；同時，將采集到的信號線存放在存儲模塊中，在采集完畢后再將信號予以輸出，采用了異步的方式來處理采集指令的輸入和信號的輸出，能夠有效復(fù)用FPGA中的引腳，有效減少FPGA調(diào)試階段的引腳。


圖1顯示為本發(fā)明的FPGA的邏輯分析系統(tǒng)的結(jié)構(gòu)示意圖。元件標(biāo)號說明IFPGA11接口模塊12邏輯分析模塊13工作模塊14存儲模塊2外部設(shè)備
具體實施例方式以下由特定的具體實施例說明本發(fā)明的實施方式，熟悉此技術(shù)的人士可由本說明書所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點及功效。
請參閱圖1。須知，本說明書所附圖式所繪示的結(jié)構(gòu)、比例、大小等，均僅用以配合說明書所揭示的內(nèi)容，以供熟悉此技術(shù)的人士了解與閱讀，并非用以限定本發(fā)明可實施的限定條件，故不具技術(shù)上的實質(zhì)意義，任何結(jié)構(gòu)的修飾、比例關(guān)系的改變或大小的調(diào)整，在不影響本發(fā)明所能產(chǎn)生的功效及所能達(dá)成的目的下，均應(yīng)仍落在本發(fā)明所揭示的技術(shù)內(nèi)容得能涵蓋的范圍內(nèi)。實施例一如圖1所示，本發(fā)明提供一種具有嵌入式邏輯分析功能的FPGAl (現(xiàn)場可編程門陣列的英文縮寫)。所述FPGAl可以幫助技術(shù)人員檢測所述FPGAl工作時的信號，以便對FPGAl進(jìn)行調(diào)試、修改。所述FPGAl包括至少一個工作模塊13，所述工作模塊13用于根據(jù)設(shè)計需要進(jìn)行數(shù)字運算、或邏輯處理等，其包括但不限于邏輯電路、運算電路、輸入輸出電路等。所述工作模塊13之間通過內(nèi)部連線進(jìn)行連接，所述工作模塊13還可以與所述FPGAl的引腳相連，以便通過引腳與所述FPGAl外部的電路/設(shè)備進(jìn)行通信。每一個工作模塊13可以根據(jù)設(shè)計要求輸入/輸出一種或多種信號。所述FPGAl還包括存儲模塊14、邏輯分析模塊12及接口模塊11。所述存儲模塊14內(nèi)嵌在所述FPGAl中，可以存儲所述工作模塊13在運行時產(chǎn)生的臨時信號，其可以是易失性存儲器，也可以是費易失性存儲器，優(yōu)選地，所述存儲模塊14包括塊隨機(jī)存儲器、分布式存儲器中的至少一種。所述邏輯分析模塊12與所述工作模塊13和存儲模塊14連接，用于基于所接收的采集指令采集相應(yīng)工作模塊13所輸出的信號；并將所述信號存儲在所述存儲模塊14中；以及在采集完成后，將所述存儲模塊14中的信號予以輸出。其中，所述采集指令用于指示所述邏輯分析模塊12采集一個或多個工作模塊13所輸出的信號，其具體格式可按照設(shè)計需要來確定。例如，所述邏輯分析模塊12所接收的采集指令為采集工作模塊al的第一輸出接口輸出的數(shù)據(jù)信號，則檢測所述工作模塊al的第一輸出接口，當(dāng)有信號輸出時，按照預(yù)設(shè)存儲深度來采集所輸出的信號，并將所述信號存儲在所述FPGAl的存儲模塊14中，當(dāng)采集完成后，將所述存儲模塊14中的信號輸出至所述接口模塊11。其中，所述存儲深度可以為需要采集信號的字節(jié)數(shù)、或位數(shù)等。優(yōu)選地，所述邏輯分析模塊12還用于根據(jù)所述采集指令中的存儲深度采集所述信號。例如，所述邏輯分析模塊12所接收的采集指令包括采集工作模塊al的第一輸出接口輸出的數(shù)據(jù)信號、存儲深度為1024位，則所述邏輯分析模塊12按照所述采集指令中的存儲深度來采集所述工作模塊al的第一輸出接口輸出的信號，并將所述信號存儲在所述FPGAl的存儲模塊14中，當(dāng)采集完成后，將所述存儲模塊14中的信號輸出至所述接口模塊11。更為優(yōu)選地，所述邏輯分析模塊12還用于基于所接收的采集指令檢測相應(yīng)工作模塊13所輸出的信號，并在所述信號滿足所述采集指令中的觸發(fā)條件時，采集所檢測信號中的至少一個信號。其中，所述觸發(fā)條件指用來指示所述邏輯分析模塊12開始采集相應(yīng)信號的條件、或所述邏輯分析模塊12結(jié)束采集相應(yīng)信號的條件。例如，所述邏輯分析模塊12所接收的采集指令包括檢測工作模塊a2的第一接口、第二接口、采集工作模塊a2的第一接口、觸發(fā)條件在工作模塊a2的第一接口和第二接口所輸出的信號進(jìn)行與運算的結(jié)果為I時，采集工作模塊a2的第一接口所輸出的信號；則所述邏輯分析模塊12根據(jù)FPGAl內(nèi)部的時鐘信號，在每個時鐘上跳沿時檢測工作模塊a2的第一接口和第二接口所輸出的信號，并進(jìn)行與運算，當(dāng)所檢測的兩個信號均為高電平時，按照預(yù)設(shè)的存儲深度開始采集工作模塊a2的第一接口所輸出的信號；當(dāng)采集完成后，將所述存儲模塊14中的信號輸出至所述接口模塊11。又如，所述邏輯分析模塊12所接收的采集指令包括存儲深度為256位、檢測工作模塊a2的第一接口、第二接口和工作模塊al、采集工作模塊a2的第二接口、及觸發(fā)條件在工作模塊a2的第一接口和工作模塊al所輸出的信號進(jìn)行與運算的結(jié)果為I時，開始采集工作模塊a2的第二接口所輸出的信號；則所述邏輯分析模塊12檢測工作模塊a2的第一接口、第二接口和工作模塊al各自所輸出的信號；并根據(jù)FPGAl內(nèi)部的時鐘信號，在每個時鐘上跳沿時檢測工作模塊a2的第一接口和工作模塊al所輸出的信號，并進(jìn)行與運算，當(dāng)所檢測的兩個信號均為高電平時，按照所述采集指令中的存儲深度開始采集工作模塊a2的第二接口所輸出的信號；當(dāng)采集完成后，將所述存儲模塊14中的信號輸出至所述接口模塊11。更為優(yōu)選地，所述邏輯分析模塊12還用于基于預(yù)設(shè)的編號與所述工作模塊13的對應(yīng)關(guān)系和/或所述編號與所述工作模塊13中的信號的對應(yīng)關(guān)系，檢測所接收的采集指令中的編號所對應(yīng)的工作模塊13及接口所輸出的信號。具體地，預(yù)先設(shè)定所述FPGAl中的工作模塊13所對應(yīng)的編號，以及工作模塊13內(nèi)部的不同信號或工作模塊13輸出的不同信號的編號，并將這些編號與工作模塊13的各接口的對應(yīng)關(guān)系保存在所述FPGAl中，當(dāng)所述邏輯分析模塊12接收到采集指令時，按照所述對應(yīng)關(guān)系確定所要采集的工作模塊13及接口，再根據(jù)觸發(fā)條件和存儲深度來采集相應(yīng)的信號，并將所采集的信號存儲在所述存儲模塊14中，當(dāng)采集完成后，將所存儲的信號輸至所述接口模塊11。所述接口模塊11與外部設(shè)備2、所述邏輯分析模塊12連接，用于對所述邏輯分析模塊12與外部設(shè)備2之間傳輸數(shù)據(jù)進(jìn)行協(xié)議封裝/解析處理；其中，所述數(shù)據(jù)包括所述外部設(shè)備2輸至所述接口模塊11的采集指令、及所述邏輯分析模塊12輸至所述接口模塊11的信號。其中，所述外部設(shè)備2用于向所述FPGAl發(fā)送采集指令，以及將所述FPGAl輸出的信號轉(zhuǎn)換成波形予以顯示，其包括但不限于計算機(jī)設(shè)備、單片機(jī)、嵌入式設(shè)備等。所述協(xié)議可以是RS232協(xié)議、USB協(xié)議、或者并口 /串口轉(zhuǎn)換協(xié)議等。例如，所述接口模塊11與所述外部設(shè)備2通過RS232接口予以連接，則所述接口模塊11在接收到所述外部設(shè)備2的采集指令后，按照RS232協(xié)議，將所述采集指令進(jìn)行解析，并將解析后的所述采集指令輸至所述邏輯分析模塊12。又如，所述接口模塊11與所述外部設(shè)備2通過USB接口相連，與所述邏輯分析模塊12通過8255接口相連，則所述接口模塊11在接收到所述邏輯分析模塊12的信號后，按照8255接口協(xié)議，將所述信號進(jìn)行解析，并按照RS232協(xié)議將所述信號重新封裝后輸至所述外部設(shè)備2。所述外部設(shè)備2在接收到所述信號后對所述信號進(jìn)行數(shù)模轉(zhuǎn)換以生成相應(yīng)的波形，并將所述波形予以顯示，以供技術(shù)人員調(diào)試所述FPGA1。
作為一種優(yōu)選方案，所述邏輯分析模塊12還用于基于所接收的控制指令來控制相應(yīng)工作模塊13中的時序；其中，所述控制指令由所述外部設(shè)備2發(fā)出，并經(jīng)所述接口模塊11進(jìn)行解析后提供給所述邏輯分析模塊12。具體地，技術(shù)人員通過觀察外部設(shè)備2所顯示的波形，確認(rèn)某個工作模塊13出現(xiàn)時序錯誤，則通過所述外部設(shè)備2向所述邏輯分析模塊12輸出修正該工作模塊13的時序的控制指令，所述控制指令通過所述接口模塊11進(jìn)行協(xié)議解析，再由所述邏輯分析模塊12基于該指令來修改該工作模塊13的時序的相位/頻率等。實施例二如圖1所示，本發(fā)明還提供一種FPGA的邏輯分析系統(tǒng)，其包括如實施例一中所描述的FPGA1，以及與所述FPGAl連接的外部設(shè)備2。其中，所述外部設(shè)備2用于向所述FPGAl發(fā)送采集指令/控制指令，以及將所述FPGAl輸出的信號轉(zhuǎn)換成波形予以顯示。具體地，所述邏輯分析系統(tǒng)的工作過程為所述外部設(shè)備2按照預(yù)設(shè)的測試/調(diào)試規(guī)則將不同的采集指令發(fā)送給所述FPGAl的接口模塊11，以便所述接口模塊11將所述采集指令進(jìn)行解析并輸至所述邏輯分析模塊12，由所述邏輯分析模塊12按照所述采集指令來采集相應(yīng)的信號，并將所采集的信號存儲在所述存儲模塊14中，當(dāng)采集完整后，將所存儲的信號通過所述接口模塊11輸至所述外部設(shè)備2;接著，所述外部設(shè)備2在接收到所述信號后對所述信號進(jìn)行數(shù)模轉(zhuǎn)換以生成相應(yīng)的波形，并將所述波形予以顯示，以供技術(shù)人員調(diào)試所述FPGAl ；所述技術(shù)人員根據(jù)所述外部設(shè)備2所顯示的波形確定某一工作模塊13出現(xiàn)時序錯誤，通過所述外部設(shè)備2向所述邏輯分析模塊12輸出修正該工作模塊13的時序的控制指令，所述控制指令通過所述接口模塊11進(jìn)行協(xié)議解析，再由所述邏輯分析模塊12基于該指令來修改該工作模塊13的時序的相位/頻率等。綜上所述，本發(fā)明的具有嵌入式邏輯分析功能的FPGA及邏輯分析系統(tǒng)，在所述FPGA中內(nèi)嵌邏輯分析模塊，并利用所述接口模塊來接收用來指示所述邏輯分析模塊的采集FPGA內(nèi)部信號的采集指令，能夠大大簡化現(xiàn)有邏輯分析儀的功能，并更加靈活的采集相應(yīng)的信號，而不受引腳所能輸出的信號的限制；同時，將采集到的信號線存放在存儲模塊中，在采集完畢后再將信號予以輸出，采用了異步的方式來處理采集指令的輸入和信號的輸出，能夠有效復(fù)用FPGA中的引腳，有效減少FPGA調(diào)試階段的引腳；此外，采集指令中還包括存儲深度和觸發(fā)條件，能夠更加靈活的獲取不同位數(shù)的信號或不同條件下的信號，以滿足調(diào)試的要求；此外，在采集指令中利用編號來代替工作模塊的名稱或ID，能夠有效減少采集指令的長度，更加便于采集指令的傳輸；還有，所述邏輯分析模塊還能夠根據(jù)所接收的控制指令來在線調(diào)試FPGA中的工作模塊，大大提高了 FPGA的調(diào)試效率。所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點而具高度產(chǎn)業(yè)利用價值。上述實施例僅例示性說明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對上述實施例進(jìn)行修飾或改變。因此，舉凡所屬技術(shù)領(lǐng)域中具有通常知識者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
權(quán)利要求
1.一種具有嵌入式邏輯分析功能的FPGA，其中，所述FPGA包括至少一個工作模塊，其特征在于，至少包括 內(nèi)嵌在所述FPGA中的存儲模塊； 與所述工作模塊和存儲模塊連接的邏輯分析模塊，用于基于所接收的采集指令采集相應(yīng)工作模塊輸出的信號；并將所述信號存儲在所述存儲模塊中；以及在采集完成后，將所述存儲模塊中的信號予以輸出； 與外部設(shè)備、所述邏輯分析模塊連接的接口模塊，用于對所述邏輯分析模塊與外部設(shè)備之間傳輸數(shù)據(jù)進(jìn)行協(xié)議封裝/解析處理；其中，所述數(shù)據(jù)包括所述外部設(shè)備輸至所述接口模塊的采集指令、及所述邏輯分析模塊輸至所述接口模塊的信號。
2.根據(jù)權(quán)利要求1所述的具有嵌入式邏輯分析功能的FPGA，其特征在于，所述邏輯分析模塊還用于根據(jù)所述采集指令中的存儲深度采集所述信號。
3.根據(jù)權(quán)利要求1所述的具有嵌入式邏輯分析功能的FPGA，其特征在于，所述邏輯分析模塊還用于基于所接收的采集指令檢測相應(yīng)工作模塊所輸出的信號，并在所述信號滿足所述采集指令中的觸發(fā)條件時采集所檢測信號中的至少一個信號。
4.根據(jù)權(quán)利要求1、2或3所述的具有嵌入式邏輯分析功能的FPGA，其特征在于，所述邏輯分析模塊還用于基于預(yù)設(shè)的編號與所述工作模塊的對應(yīng)關(guān)系、和/或所述編號與所述工作模塊的接口的對應(yīng)關(guān)系，檢測所接收的采集指令中的編號所對應(yīng)的工作模塊及接口所輸出的信號。
5.根據(jù)權(quán)利要求1所述的具有嵌入式邏輯分析功能的FPGA，其特征在于，所述邏輯分析模塊還用于基于所接收的控制指令來控制相應(yīng)工作模塊中的時序；其中，所述控制指令由所述外部設(shè)備發(fā)出、并經(jīng)所述接口模塊進(jìn)行解析后提供給所述邏輯分析模塊。
6.根據(jù)權(quán)利要求1所述的具有嵌入式邏輯分析功能的FPGA，其特征在于，所述接口模塊利用所述FPGA中的引腳與所述外部設(shè)備相連。
7.根據(jù)權(quán)利要求1所述的具有嵌入式邏輯分析功能的FPGA，其特征在于，所述存儲模塊包括塊隨機(jī)存儲器、分布式存儲器中的至少一種。
8.一種FPGA的邏輯分析系統(tǒng)，其特征在于，至少包括 如權(quán)利要求1至7中任一所述的FPGA ；以及 與所述FPGA連接的外部設(shè)備，用于向所述FPGA發(fā)送采集指令，以及將所述FPGA輸出的信號轉(zhuǎn)換成波形予以顯示。
9.根據(jù)權(quán)利要求8所述的FPGA的邏輯分析系統(tǒng)，其特征在于，所述外部設(shè)備還用于向所述FPGA發(fā)送控制指令，以便所述FPGA中的邏輯分析模塊基于所述控制指令來控制相應(yīng)工作模塊中的時序。
全文摘要
本發(fā)明提供一種具有嵌入式邏輯分析功能的FPGA及邏輯分析系統(tǒng)，其中，所述FPGA包括工作模塊、以及內(nèi)嵌在所述FPGA中的存儲模塊；與所述工作模塊和存儲模塊連接的邏輯分析模塊，用于基于所接收的采集指令采集所述FPGA中相應(yīng)工作模塊輸出的信號；并將所述信號存儲在所述存儲模塊中；以及在采集完成后，將所述存儲模塊中的信號予以輸出；與外部設(shè)備、所述邏輯分析模塊連接的接口模塊，用于對所述邏輯分析模塊與外部設(shè)備之間傳輸數(shù)據(jù)進(jìn)行協(xié)議封裝/解析處理；其中，所述數(shù)據(jù)包括所述外部設(shè)備輸至所述接口模塊的采集指令、及所述邏輯分析模塊輸至所述接口模塊的信號。所述系統(tǒng)包括所述FPGA及與所述FPGA連接的外部設(shè)備。
文檔編號G01R31/3177GK103049361SQ201310011259
公開日2013年4月17日 申請日期2013年1月11日 優(yōu)先權(quán)日2013年1月11日
發(fā)明者黃凱, 余年兵 申請人:加弘科技咨詢(上海)有限公司