專利名稱：檢測(cè)管縫缺陷的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用以偵測(cè)半導(dǎo)體生產(chǎn)工藝中所形成的管縫缺陷(piping)的方法，特別是涉及一種在半導(dǎo)體生產(chǎn)的前段工藝中，用以偵測(cè)層間介電層(inter-layer dielectric)中所形成的管縫缺陷(piping)的方法。
背景技術(shù)：
在半導(dǎo)體制作過程中，當(dāng)于基底上形成電子元件例如金氧半晶體管(MOS transistor)后，通常沉積一介電層例如所謂的層間介電層覆蓋于上述電子元件以作為絕緣或保護(hù)。接著于上述的介電層中形成多個(gè)接觸洞(contacthole)，并填充一導(dǎo)電層以于每一接觸洞中形成接觸插塞(contact plug)，如此一來，上述電子元件則可經(jīng)由接觸插塞而與外邊的電子元件例如一導(dǎo)線而電連接，而數(shù)據(jù)信號(hào)亦可經(jīng)上述導(dǎo)線及接觸插塞而傳遞至電子元件例如晶體管的源極或漏極，以控制電子元件的運(yùn)作。
以下通過圖1A～1B以闡述現(xiàn)有技術(shù)中，一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(DRAM)的接觸插塞的制作過程。如圖1A所示，首先提供一晶片10，其包含一半導(dǎo)體基底12，而此半導(dǎo)體基底12優(yōu)選為硅基底。接著于半導(dǎo)體基底12中或其上形成用以定義有源區(qū)的隔離結(jié)構(gòu)13，其中隔離結(jié)構(gòu)13可通過區(qū)域氧化工藝(LOCOS)或淺溝槽隔離工藝(STI)而形成。晶體管14、16、18、20位于半導(dǎo)體基底12的表面上，其中晶體管14與晶體管18共享相同的多晶硅層以作為柵極，并且與晶體管16共享相同的摻雜區(qū)域以作為其源極，而晶體管20亦同樣分別與晶體管16及晶體管18共享柵極的多晶硅層或源極的摻雜區(qū)域。
如圖1B所示，接著利用如低壓化學(xué)氣相沉積法(LPCVD)、常壓化學(xué)氣相沉積法(APCVD)、或等離子體化學(xué)氣相沉積法(PECVD)等薄膜沉積工藝于晶片10上沉積一介電層22，其可例如為但不限于含有硼、磷的四乙氧基硅烷(borophospho-tetra-ethyl-ortho silicate；BPTEOS)。接著執(zhí)行光刻、以及蝕刻工藝以于介電層22中形成多個(gè)接觸洞直至半導(dǎo)體基底12，之后再于介電層22上沉積一導(dǎo)電層例如一多晶硅層以填充上述接觸洞，形成導(dǎo)電插塞26、28、30、32、34以及36。
然而當(dāng)半導(dǎo)體元件例如晶體管的尺寸愈趨減小而積集度愈漸增加時(shí)，則介電層22易因其填充性不佳而于上述半導(dǎo)體元件間形成多個(gè)具有管縫形狀的空隙(void)24，因此部份的接觸洞將相互連接。盡管通常會(huì)通過快速熱處理的方式進(jìn)行一回流(reflow)工藝以減少介電層22中的空隙，然而在大部份的情況下仍無法避免空隙的存在。因此在接下來形成接觸插塞的過程中，部份接觸插塞將相互連接或短路，例如圖1B中的接觸插塞34及36所示，而其將導(dǎo)致晶體管14、16、18及20失效而無法適當(dāng)?shù)剡\(yùn)作，而此即所謂的管縫缺陷。
由于上述工藝為半導(dǎo)體產(chǎn)品較前段的工藝，而根據(jù)其產(chǎn)品生產(chǎn)步驟的復(fù)雜性，仍約需一至數(shù)月后才可完成，而后進(jìn)行成品率的檢測(cè)，接著再針對(duì)失效的元件實(shí)施切片或除膜方式進(jìn)行觀察。然而上述方式不易于作全面性的檢測(cè)，并且難以針對(duì)管縫缺陷處進(jìn)行偵測(cè)，而樣品處理以及偵測(cè)時(shí)間長，更無法作生產(chǎn)在線實(shí)時(shí)的監(jiān)控，而當(dāng)檢測(cè)出問題時(shí)可能已造成在線大量產(chǎn)品的報(bào)廢。因此，業(yè)者通常利用生產(chǎn)在線的產(chǎn)品進(jìn)行抽樣性的檢驗(yàn)，然而并無法解決上述利用切片或除膜進(jìn)行缺陷檢驗(yàn)的問題，并且耗費(fèi)龐大的人力、時(shí)間、及成本，且成效亦十分有限。
有鑒于此，業(yè)者需要一種簡(jiǎn)易、有效并可實(shí)時(shí)監(jiān)控生產(chǎn)線介電層沉積所產(chǎn)生管縫缺陷的方法，以增加產(chǎn)品的成品率(yield)及可靠度(reliability)。
美國專利第6,825,119號(hào)提供一種偵測(cè)管縫缺陷的方法，并可用以解決上述現(xiàn)有技術(shù)的缺點(diǎn)。首先在于介電層中形成多晶硅接觸插塞用以連接電子元件后，先實(shí)施一化學(xué)機(jī)械研磨工藝以移除介電層上方的多晶硅層以及部份介電層，之后再實(shí)施一濕式蝕刻工藝以移除部份介電層，接著再于一紫外光的照射之下偵測(cè)樣品的介電層中的管縫缺陷，利用多晶硅層與介電層(例如氧化硅層)于紫外光的照射下所呈現(xiàn)不同亮度的對(duì)比(brightness contrast)，通過一實(shí)時(shí)自動(dòng)缺陷分類工具(real-time automatic defect classification；ADC)作在線(in-line)產(chǎn)品的檢測(cè)。如此一來，產(chǎn)品的成品率及可靠度均可獲得顯著的改善。

發(fā)明內(nèi)容
本發(fā)明提供一種用以偵測(cè)半導(dǎo)體生產(chǎn)工藝中所形成的管縫缺陷的方法，特別是涉及一種在半導(dǎo)體生產(chǎn)工藝中，用以偵測(cè)層間介電層中所形成的管縫缺陷的方法。
本發(fā)明所提供用以偵測(cè)半導(dǎo)體生產(chǎn)工藝中于層間介電層中所形成的管縫缺陷的方法，其具有非破壞性、實(shí)時(shí)在線監(jiān)控、偵測(cè)時(shí)間短、可全面?zhèn)蓽y(cè)、以及節(jié)省時(shí)間與成本等優(yōu)點(diǎn)。
為達(dá)上述目的，本發(fā)明提供一種檢測(cè)管縫缺陷的方法，包括提供一半導(dǎo)體基底，其上具有一有源區(qū)與一絕緣區(qū)；于上述半導(dǎo)體基底上形成多個(gè)半導(dǎo)體元件，并沉積一介電層覆蓋于上述半導(dǎo)體基底與半導(dǎo)體元件上；于上述介電層中形成一第一與一第二接觸插塞以分別連接上述半導(dǎo)體基底的有源區(qū)與絕緣區(qū)，并以電子束照射于上述第一及第二接觸插塞，使電荷累積于連接上述絕緣區(qū)的第二接觸插塞，通過第一及第二接觸插塞的亮度對(duì)比，判斷兩者間是否形成管縫缺陷。
為讓本發(fā)明的上述和其它目的、特征、和優(yōu)點(diǎn)能更明顯易懂，下文特舉出優(yōu)選實(shí)施例，并配合附圖作詳細(xì)說明如下。


圖1A～1B闡述現(xiàn)有技術(shù)中的一動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器的接觸插塞的制作過程。
圖2A～2B闡述本發(fā)明利用掃描式電子顯微鏡所觀測(cè)的現(xiàn)象。
圖3A～3B闡述根據(jù)本發(fā)明偵測(cè)管隙缺陷的實(shí)施例。
簡(jiǎn)單符號(hào)說明110～晶片；12～基底；13～隔離結(jié)構(gòu)；14、16、18、20～晶體管；22～介電層；24～空隙；26、28、30、32、34、36～導(dǎo)電插塞；202、302～基底；204、304～有源區(qū)；206、306～絕緣區(qū)；208、308～介電層；210、310、312～接觸插塞；314～電子束；316～管隙缺陷；---～電子傳導(dǎo)路徑。
具體實(shí)施例方式
在半導(dǎo)體的制造過程中，掃描式電子顯微鏡(scanning electronmicroscope；SEM)常用來量測(cè)半導(dǎo)體元件的線寬，并可用以觀測(cè)產(chǎn)品表面的缺陷，而本發(fā)明則利用掃描式電子顯微鏡作為檢測(cè)儀器，檢測(cè)介電層中所形成的管縫缺陷。
圖2A～2B闡述本發(fā)明利用掃描式電子顯微鏡所觀測(cè)的現(xiàn)象。圖2A顯示如現(xiàn)有接觸插塞的結(jié)構(gòu)。一半導(dǎo)體基底202，其優(yōu)選為硅基底，而此半導(dǎo)體基底202上或其中則具有有源區(qū)204及絕緣區(qū)206，其中有源區(qū)204例如是一摻雜井區(qū)，而絕緣區(qū)206則可包含但不限于現(xiàn)有區(qū)域氧化結(jié)構(gòu)(LOCOS)或淺溝槽隔離結(jié)構(gòu)(STI)。而圖2A所示的層間介電層208及接觸插塞210則可通過現(xiàn)有技術(shù)的沉積、光刻、蝕刻方法而形成，其中接觸插塞210優(yōu)選為多晶硅。圖2A中所示的多晶硅接觸插塞210連接于半導(dǎo)體基底202的有源區(qū)204。
在此為求簡(jiǎn)化說明，因此圖2B中的符號(hào)標(biāo)示同于圖2A中相同符號(hào)的說明，然其中的主要差異為圖2B中所示的多晶硅接觸插塞210連接于半導(dǎo)體基底202的絕緣區(qū)206。
參照?qǐng)D2B，當(dāng)利用掃描式電子顯微鏡的電子束進(jìn)行掃描時(shí)，由于多晶硅接觸插塞210位于半導(dǎo)體基底202的絕緣區(qū)206上，因此其電子無法經(jīng)由基底202而排出。而當(dāng)電子電荷逐漸于累積并充斥于多晶硅接觸插塞210中，則電子束將無法再進(jìn)入多晶硅接觸插塞210中，因而所偵測(cè)來自多晶硅接觸插塞210的二次電子數(shù)量減少，造成觀測(cè)到的多晶硅接觸插塞210影像相對(duì)于圖2A中所視的多晶硅接觸插塞210影像為暗。
鑒于此種現(xiàn)象，本發(fā)明提出一種用以偵測(cè)半導(dǎo)體生產(chǎn)工藝中所形成的管縫缺陷的方法，且特別適用于偵測(cè)層間介電層中所形成的管縫缺陷的方法。
圖3A～3B闡述本發(fā)明的實(shí)施方法，而在此為簡(jiǎn)化說明，因此于圖3A～3B中采用相同符號(hào)標(biāo)示，以表示相同的符號(hào)說明。本發(fā)明于半導(dǎo)體元件的接觸插塞的制作過程中，在芯片的切割道或芯片上元件的空曠處而一同形成如圖3A所示的結(jié)構(gòu)。首先提供一半導(dǎo)體基底302，其優(yōu)選為硅基底。接著于半導(dǎo)體中或其上形成有源區(qū)304與絕緣區(qū)306，其中絕緣區(qū)306可包含但不限于現(xiàn)有區(qū)域氧化結(jié)構(gòu)(LOCOS)或淺溝槽隔離結(jié)構(gòu)(STI)。將上述硅基底表面熱氧化以形成氧化硅介電層，接著毯覆式沉積一導(dǎo)電層例如為多晶硅層，最后再利用現(xiàn)有技藝?yán)绻饪碳拔g刻工藝以分別將上述的氧化硅介電層與多晶硅層形成金氧半場(chǎng)效晶體管的柵極介電層與柵電極。
利用離子注入技術(shù)針對(duì)半導(dǎo)體基底302的有源區(qū)304進(jìn)行摻雜以形成離子摻雜區(qū)。接著利用低壓化學(xué)氣相沉積法(LPCVD)、常壓化學(xué)氣相沉積法(APCVD)、或等離子體化學(xué)氣相沉積法(PECVD)等現(xiàn)有薄膜沉積工藝形成一層間介電層308。然而，當(dāng)半導(dǎo)體元件例如金氧半晶體管的尺寸愈趨縮小，而積集密度逐漸增加時(shí)，則沉積層間介電層308以覆蓋或填充(gap fill)于上述半導(dǎo)體基底與半導(dǎo)體元件上時(shí)，將易于其中形成管縫缺陷316，如圖3B所示。
接著如利用現(xiàn)有光刻及蝕刻工藝形成接觸洞(contact opening)連接于半導(dǎo)體基底302的有源區(qū)304及絕緣區(qū)306，接著沉積一導(dǎo)電層例如多晶硅層以填充上述接觸洞并覆蓋于層間介電層308上，最后再利用化學(xué)機(jī)械研磨法或蝕刻法移除覆蓋于層間介電層308上方的多晶硅層，留下接觸洞中的多晶硅層以形成第一接觸插塞(contact plug)312及第二接觸插塞310，其分別連接于半導(dǎo)體基底302的有源區(qū)304與絕緣區(qū)306。
參照?qǐng)D3A，其顯示于層間介電層308正常沉積情況下的多晶硅接觸插塞312及310結(jié)構(gòu)。首先根據(jù)上述利用掃描式電子顯微鏡觀測(cè)圖2A～2B所示結(jié)構(gòu)的現(xiàn)象，當(dāng)利用掃描式電子顯微鏡的電子束314照射于圖3A所示的多晶硅接觸插塞312及310結(jié)構(gòu)時(shí)，先通過改變電子束的電壓、照射時(shí)間、或觀測(cè)倍率，使電荷累積于連接絕緣區(qū)306的多晶硅接觸插塞310中，因而其檢測(cè)到的二次電子數(shù)量較少，而影像也較為灰暗。另，由于多晶硅接觸插塞312位于半導(dǎo)體基底302的有源區(qū)304上，因而電荷可經(jīng)由半導(dǎo)體基底302作為傳導(dǎo)路徑(如虛線所示)而不致累積，因此所觀測(cè)到的二次電子數(shù)量較多，影像亦較為明亮。如此所觀測(cè)到的影像將具有不同亮度對(duì)比的影像。
圖3B顯示層間介電層308于填充過程中形成管隙缺陷316的多晶硅接觸插塞312及310結(jié)構(gòu)。當(dāng)利用掃描式電子顯微鏡的電子束314照射于圖3B所示的多晶硅接觸插塞312及310結(jié)構(gòu)時(shí)，通過改變電子束的電壓、照射時(shí)間、或觀測(cè)倍率以促使位于絕緣區(qū)306上的多晶硅接觸插塞310中形成電荷累積。然而由于層間介電層308于填充過程中形成管隙缺陷316，因而造成多晶硅接觸插塞310與312形成短路，因此在多晶硅接觸插塞310中的電子電荷可經(jīng)由管隙缺陷316所形成的短路作為電荷傳導(dǎo)途徑(如虛線所示)，而連同多晶硅接觸插塞312中的電荷一起經(jīng)由半導(dǎo)體基底302而排出，因此兩者所觀測(cè)到的影像則不具有如圖3A中所觀測(cè)的不同亮度對(duì)比的影像，而表示具有管縫缺陷。
因此，本發(fā)明可利用上述方法進(jìn)行層間介電層中所形成的管縫缺陷的檢測(cè)，然本發(fā)明不受限于利用掃描式電子顯微鏡作為檢測(cè)工具，亦可利，包含電子束的缺陷檢驗(yàn)機(jī)器進(jìn)行檢測(cè)。
本發(fā)明所提供用以偵測(cè)層間介電層中所形成的管縫缺陷的方法，其為一種非破壞性的檢測(cè)，方法簡(jiǎn)單而效率高，并可作為全面性的檢測(cè)，更可直接作在線產(chǎn)品的實(shí)時(shí)監(jiān)控，具有實(shí)時(shí)掌控生產(chǎn)工藝、以及節(jié)省時(shí)間、人力與成本等優(yōu)點(diǎn)。
雖然本發(fā)明以優(yōu)選實(shí)施例揭露如上，然而其并非用以限定本發(fā)明，本領(lǐng)域的技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，可作些許的更動(dòng)與潤飾，因此本發(fā)明的保護(hù)范圍應(yīng)當(dāng)以后附的權(quán)利要求所界定者為準(zhǔn)。
權(quán)利要求
1.一種檢測(cè)管縫缺陷的方法，包括下列步驟提供一半導(dǎo)體基底，其上具有一有源區(qū)與一絕緣區(qū)；于該半導(dǎo)體基底上形成多個(gè)半導(dǎo)體元件；沉積一介電層覆蓋于上述半導(dǎo)體基底與半導(dǎo)體元件上；于該介電層中形成一第一與一第二接觸插塞分別連接該有源區(qū)與該絕緣區(qū)；以及以電子束照射于上述第一及第二接觸插塞，使電荷累積于連接上述絕緣區(qū)的第二接觸插塞，通過第一及第二接觸插塞的亮度對(duì)比，判斷兩者間是否形成管縫缺陷。
2.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中利用掃描式電子顯微鏡或缺陷檢驗(yàn)機(jī)器檢測(cè)亮度。
3.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中該有源區(qū)包含一離子摻雜區(qū)域。
4.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中該絕緣區(qū)包含區(qū)域氧化結(jié)構(gòu)或淺溝槽隔離結(jié)構(gòu)。
5.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中上述電子元件包含金氧半晶體管元件。
6.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中上述第一及第二接觸插塞為多晶硅接觸插塞。
7.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中上述利用電子束照射使第二接觸插塞形成電荷累積的步驟還包括改變電子束的電壓、照射時(shí)間、或觀測(cè)倍率。
8.如權(quán)利要求1所述的檢測(cè)管縫缺陷的方法，其中當(dāng)?shù)谝慌c第二接觸插塞不具有亮度對(duì)比時(shí)，表示具有管縫缺陷。
全文摘要
本發(fā)明提供一種檢測(cè)管縫缺陷的方法，包括提供一半導(dǎo)體基底，其上具有一有源區(qū)與一絕緣區(qū)；于上述半導(dǎo)體基底上形成多個(gè)半導(dǎo)體元件，并沉積一介電層覆蓋于上述半導(dǎo)體基底與半導(dǎo)體元件上；于上述介電層中形成一第一與一第二接觸插塞以分別連接上述半導(dǎo)體基底的有源區(qū)與絕緣區(qū)，并以電子束照射于上述第一及第二接觸插塞，使電荷累積于連接上述絕緣區(qū)的第二接觸插塞，通過第一及第二接觸插塞的亮度對(duì)比，判斷兩者間是否形成管縫缺陷。
文檔編號(hào)G01N13/00GK1855410SQ20051006558
公開日2006年11月1日 申請(qǐng)日期2005年4月18日 優(yōu)先權(quán)日2005年4月18日
發(fā)明者紀(jì)儒興, 吳坤榮, 余彬源, 林裕記, 林雍秩 申請(qǐng)人:力晶半導(dǎo)體股份有限公司