面向計算機組成原理課程教學(xué)的模擬器的制造方法
【專利摘要】一種面向計算機組成原理課程教學(xué)的模擬器，包括計數(shù)器1、存儲器地址寄存器2、存儲體3、存儲器數(shù)據(jù)寄存器4、指令寄存器5、指令譯碼器6、累加器7、控制所述計數(shù)器1的地址的算術(shù)邏輯電路8、執(zhí)行所述存儲器數(shù)據(jù)寄存器4與所述累加器7的邏輯運算的算術(shù)邏輯電路9和振蕩器10；通過本實用新型，實現(xiàn)了硬件結(jié)構(gòu)的邏輯門級映射，實現(xiàn)了簡易的操作，電路故障少，實現(xiàn)了簡單的動態(tài)演示，本實用新型還通過電路的搭建實現(xiàn)豐富的尋址方式和指令類型，如清除累加器指令，累加器取反指令，算術(shù)右移一位指令，循環(huán)左移一位指令，停機指令，加法指令，存數(shù)指令，取數(shù)指令，無條件轉(zhuǎn)移指令和條件轉(zhuǎn)移指令的操作，對中斷操作提供了基本支持。
【專利說明】面向計算機組成原理課程教學(xué)的模擬器
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及計算機組成原理【技術(shù)領(lǐng)域】，尤其是涉及一種面向計算機組成原理課程教學(xué)的模擬器。
【背景技術(shù)】
[0002]計算機組成原理是計算機科學(xué)與技術(shù)專業(yè)本科生的核心專業(yè)基礎(chǔ)課程之一。在計算機組成原理課程教學(xué)過程中，如何把學(xué)習(xí)到的理論知識付諸實踐，以及如何利用實踐驗證和深化所學(xué)到的理論知識，這兩個轉(zhuǎn)化過程是學(xué)生學(xué)習(xí)的關(guān)鍵。針對這個問題，許多大學(xué)已經(jīng)開始研發(fā)各種基于軟件和硬件的計算機組成原理課程實驗平臺來輔助課程教學(xué)。這些實驗平臺可分為兩組:基于集成電路的硬件平臺和基于軟件的模擬平臺。
[0003]基于集成電路的硬件平臺具有完整的硬件結(jié)構(gòu)映射的優(yōu)點，但是存在操作復(fù)雜，電路容易故障，動態(tài)演示困難等缺點；并且由于采用功能較為復(fù)雜的集成電路，硬件結(jié)構(gòu)的映射無法到達(dá)寄存器級別。另一方面，基于軟件的模擬平臺可以是完全基于編程語言如C語言或其他高級語言開發(fā)的模擬軟件，具有靈活，容易修改，動態(tài)演示方便等優(yōu)點，但是由于軟件實現(xiàn)是基于算法級別的，偏重于工作原理，很難把程序代碼和具體的硬件結(jié)構(gòu)細(xì)節(jié)對應(yīng)起來，因此現(xiàn)有技術(shù)中沒有一種基于硬件平臺且操作簡單，電路易于操作的計算機教學(xué)模擬器。
實用新型內(nèi)容
[0004]本實用新型的目的在于設(shè)計一種面向計算機組成原理課程教學(xué)的模擬器，實現(xiàn)了硬件結(jié)構(gòu)的邏輯門級映射，還具有豐富的尋址方式和指令類型，對中斷操作提供了基本支持，從而彌補了已有相關(guān)計算機教學(xué)模擬器的不足之處，解決上述問題。
[0005]為了實現(xiàn)上述目的，本實用新型采用的技術(shù)方案如下:
[0006]一種面向計算機組成原理課程教學(xué)的模擬器，包括計數(shù)器1、存儲器地址寄存器
2、存儲體3、存儲器數(shù)據(jù)寄存器4、指令寄存器5、指令譯碼器6、累加器7、控制所述計數(shù)器I的地址的算術(shù)邏輯電路8、執(zhí)行所述存儲器數(shù)據(jù)寄存器4與所述累加器7的邏輯運算的算術(shù)邏輯電路9和振蕩器10 ;所述計數(shù)器I的讀寫控制端、所述存儲器地址寄存器2的讀寫控制端、所述存儲體3的讀寫控制端、所述存儲器數(shù)據(jù)寄存器4的讀寫控制端、所述指令寄存器5的讀寫控制端、所述累加器7的讀寫控制端均與所述振蕩器10的輸出端連接；所述計數(shù)器I和所述指令寄存器5均與所述存儲器地址寄存器2連接；所述存儲器地址寄存器2和所述存儲器數(shù)據(jù)寄存器4均與所述存儲體3連接；所述存儲體3和所述累加器7均與所述存儲器數(shù)據(jù)寄存器4連接；所述存儲器數(shù)據(jù)寄存器4與所述指令寄存器5連接；所述指令寄存器5與所述指令譯碼器6連接；所述算術(shù)邏輯電路8與所述計數(shù)器I連接。
[0007]優(yōu)選的，所述計數(shù)器I的輸出端與所述存儲器地址寄存器2的數(shù)據(jù)輸入端連接；所述指令寄存器5的輸出端與所述存儲器地址寄存器2的數(shù)據(jù)輸入端連接；所述存儲器地址寄存器2的輸出端與所述存儲體3的地址輸入端連接；所述存儲器數(shù)據(jù)寄存器4的輸出端與所述存儲體3的數(shù)據(jù)輸入端連接；所述存儲體3的輸出端與所述存儲器數(shù)據(jù)寄存器4的數(shù)據(jù)輸入端連接；所述累加器7的輸出端與所述存儲器數(shù)據(jù)寄存器4的數(shù)據(jù)輸入端連接；所述存儲器數(shù)據(jù)寄存器4的輸出端與所述指令寄存器5的數(shù)據(jù)輸入端連接；所述指令寄存器5的輸出端與所述指令譯碼器6的地址輸入端連接；所述指令寄存器5的輸出端與所述計數(shù)器I的數(shù)據(jù)輸入端連接。
[0008]優(yōu)選的，所述存儲體3的輸出端與所述存儲器數(shù)據(jù)寄存器4的數(shù)據(jù)輸入端之間還設(shè)有電路選擇器和穩(wěn)壓電路。
[0009]優(yōu)選的，所述存儲器數(shù)據(jù)寄存器4還包括存儲器數(shù)據(jù)寄存器地址輸入端；所述存儲器數(shù)據(jù)寄存器地址輸入端上連接有低電平電路。
[0010]優(yōu)選的，所述計數(shù)器I與產(chǎn)生并控制同一時鐘節(jié)拍信號的兩個所述振蕩器10連接。
[0011]優(yōu)選的，所述存儲器地址寄存器2包括存儲器地址寄存器地址輸入端和存儲器地址寄存器輸出端；所述存儲器地址寄存器地址輸入端連接有低電平電路；所述存儲器地址寄存器2的讀寫控制端與信號電路連接；所述存儲器地址寄存器輸出端與所述存儲體3的地址輸入端連接。
[0012]優(yōu)選的，所述信號電路包括產(chǎn)生時鐘節(jié)拍信號T004、時鐘節(jié)拍信號T009和信號DCO經(jīng)過與門形成的電路，產(chǎn)生時鐘節(jié)拍信號TO14和DC6經(jīng)過與門形成的電路，產(chǎn)生時鐘節(jié)拍信號T014和DC7經(jīng)過與門形成的電路，產(chǎn)生時鐘節(jié)拍信號T014和DC8經(jīng)過與門形成的電路中的一種或多種。
[0013]優(yōu)選的，所述指令譯碼器6包括兩個以上存儲器。
[0014]本實用新型的有益效果可以總結(jié)如下:
[0015]通過本實用新型，實現(xiàn)了硬件結(jié)構(gòu)的邏輯門級映射，實現(xiàn)了簡易的操作，電路故障少，實現(xiàn)了簡單的動態(tài)演示，通過本實用新型還通過電路的搭建實現(xiàn)豐富的尋址方式和指令類型，如清除累加器指令，累加器取反指令，算術(shù)右移一位指令，循環(huán)左移一位指令，停機指令，加法指令，存數(shù)指令，取數(shù)指令，無條件轉(zhuǎn)移指令和條件轉(zhuǎn)移指令的操作，對中斷操作提供了基本支持。
【專利附圖】

【附圖說明】
[0016]圖1為本實用新型的結(jié)構(gòu)示意圖；
[0017]1-計數(shù)器、2-存儲器地址寄存器、3-存儲體、4-存儲器數(shù)據(jù)寄存器、5-指令寄存器、6-指令譯碼器、7-累加器、8-算術(shù)邏輯電路、9執(zhí)行電路、10-振蕩器；
[0018]圖2為本實用新型中產(chǎn)生的時鐘節(jié)拍信號的設(shè)計示意圖；
[0019]圖3為本實用新型中產(chǎn)生的時鐘節(jié)拍信號的關(guān)系示意圖；
[0020]圖4為本實用新型的存儲器數(shù)據(jù)寄存器的數(shù)據(jù)輸入端的穩(wěn)壓電路結(jié)構(gòu)示意圖；
[0021]圖5為本實用新型的存儲器地址寄存器的設(shè)計結(jié)構(gòu)示意圖；
[0022]圖6為本實用新型的存儲體的設(shè)計結(jié)構(gòu)示意圖；
[0023]圖7為本實用新型的存儲器數(shù)據(jù)寄存器設(shè)計結(jié)構(gòu)示意圖；
[0024]圖8為本實用新型的指令寄存器和指令譯碼器連接結(jié)構(gòu)設(shè)計示意圖；
[0025]圖9、圖10為本實用新型的累加器輸出結(jié)果變化示意圖?！揪唧w實施方式】
[0026]為了使本實用新型所解決的技術(shù)問題、技術(shù)方案及有益效果更加清楚明白，以下結(jié)合附圖及實施例，對本實用新型進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實施例僅用以解釋本實用新型，并不用于限定本實用新型。
[0027]如圖1所示的，一種面向計算機組成原理課程教學(xué)的模擬器，包括計數(shù)器1、存儲器地址寄存器2、存儲體3、存儲器數(shù)據(jù)寄存器4、指令寄存器5、指令譯碼器6、累加器7、控制計數(shù)器I的地址的算術(shù)邏輯電路8、執(zhí)行存儲器數(shù)據(jù)寄存器4與累加器7的邏輯運算的算術(shù)邏輯電路9和振蕩器10。計數(shù)器1，其主要功能是用于存放下一條指令所在單元的地址；存儲器地址寄存器2，其主要功能是用來存放欲訪問的存儲單元的地址；存儲體3，其主要功能是用來存放程序指令和數(shù)據(jù)；存儲器數(shù)據(jù)寄存器4，其主要功能是用來存放從存儲體某單元取出的代碼或者準(zhǔn)備往某單元存入的代碼；指令寄存器5，其主要功能是用來暫存相關(guān)指令；指令譯碼器6，其主要功能是將指令寄存器的輸出信號翻譯成機器能夠識別的控制信號；累加器7，其主要功能是存儲一些運算結(jié)果；算術(shù)邏輯電路8，作為一個算術(shù)邏輯單元，其主要功能是控制計數(shù)器的地址；算術(shù)邏輯電路9，作為另一個算術(shù)邏輯單元，其主要功能是執(zhí)行相關(guān)的邏輯運算；振蕩器10，其主要功能是用于產(chǎn)生時鐘節(jié)拍信號。計數(shù)器I和指令寄存器5均與存儲器地址寄存器2連接；存儲器地址寄存器2和存儲器數(shù)據(jù)寄存器4均與存儲體3連接；存儲體3和累加器7均與存儲器數(shù)據(jù)寄存器4連接；存儲器數(shù)據(jù)寄存器4與指令寄存器5連接；指令寄存器5與指令譯碼器6連接；指令寄存器5和算術(shù)邏輯電路8均與計數(shù)器I連接。計數(shù)器I的輸出端與存儲器地址寄存器2的數(shù)據(jù)輸入端連接；指令寄存器5的輸出端與存儲器地址寄存器2的數(shù)據(jù)輸入端連接；存儲器地址寄存器2的輸出端與存儲體3的地址輸入端連接；存儲器數(shù)據(jù)寄存器4的輸出端與存儲體3的數(shù)據(jù)輸入端連接；存儲體3的輸出端與存儲器數(shù)據(jù)寄存器4的數(shù)據(jù)輸入端連接；累加器7的輸出端與存儲器數(shù)據(jù)寄存器4的數(shù)據(jù)輸入端連接；存儲器數(shù)據(jù)寄存器4的輸出端與指令寄存器5的數(shù)據(jù)輸入端連接；指令寄存器5的輸出端與指令譯碼器6的地址輸入端連接；指令寄存器5的輸出端與計數(shù)器I的數(shù)據(jù)輸入端連接。存儲體3的輸出端與存儲器數(shù)據(jù)寄存器4數(shù)據(jù)輸入端連接之間還設(shè)有電路選擇器和穩(wěn)壓電路。存儲器數(shù)據(jù)寄存器4還包括存儲器數(shù)據(jù)寄存器地址輸入端和存儲器數(shù)據(jù)寄存器讀寫控制端；存儲器數(shù)據(jù)寄存器地址輸入端上連接有低電平電路。存儲器地址寄存器2還包括存儲器地址寄存器數(shù)據(jù)輸入端、存儲器地址寄存器地址輸入端、存儲器地址寄存器讀寫控制端和存儲器地址寄存器輸出端；計數(shù)器I的輸出端與存儲器地址寄存器數(shù)據(jù)輸入端連接；存儲器地址寄存器地址輸入端上連接有低電平電路；存儲器地址寄存器讀寫控制端與信號電路連接；存儲器地址寄存器輸出端與存儲體3的地址輸入端連接。信號電路包括時鐘節(jié)拍信號T004、時鐘節(jié)拍信號T009和信號DCO經(jīng)過與門形成的電路，時鐘節(jié)拍信號T014和DC6經(jīng)過與門形成的電路，時鐘節(jié)拍信號T014和DC7經(jīng)過與門形成的電路，時鐘節(jié)拍信號T014和DC8經(jīng)過與門形成的電路中的一種或多種。
[0028]如圖2、圖3所示，在本實用新型中的對于產(chǎn)生時鐘信號設(shè)計中，共需要17個時鐘節(jié)拍信號，每個時鐘節(jié)拍信號都會產(chǎn)生相應(yīng)的微操作命令信號。因此，要想使整條指令按照預(yù)先的安排執(zhí)行，時鐘節(jié)拍信號的設(shè)計相當(dāng)重要。由于MML中的振蕩器必須先是低電平，然后高電平，且在后面的時鐘節(jié)拍信號中，低電平所持續(xù)的時間全都與第一個節(jié)拍中低電平所持續(xù)的時間相同。高電平也是同樣道理。在本專利的時鐘節(jié)拍信號設(shè)計中，采用兩個振蕩器來產(chǎn)生一個時鐘節(jié)拍信號。如圖2所示，由于本設(shè)計需要產(chǎn)生17個時鐘節(jié)拍信號，其中節(jié)拍信號命名為時鐘節(jié)拍信號TOOl—時鐘節(jié)拍信號T017 ;其中的直流電為DCl-DC N，其中N大于等于I。所以會有17個高電平和17個低電平，并將高電平和低電平所持續(xù)的時間均設(shè)為I秒。為了使時鐘節(jié)拍信號能夠使指令循環(huán)執(zhí)行，那么必須也要將34秒設(shè)為一個周期。于是，本設(shè)計將其中一個振蕩器的低電平設(shè)為I秒，高電平設(shè)為33秒；將另一個振蕩器的低電平設(shè)為2秒，高電平設(shè)為32秒，在經(jīng)過非門之后，便成了高電平2秒，低電平32秒。將這2個時鐘節(jié)拍信號經(jīng)過與門之后，便會產(chǎn)生所需的第一個時鐘節(jié)拍信號。如圖所3示，時鐘節(jié)拍信號TOOl就是2個振蕩器產(chǎn)生的信號TO和Tl經(jīng)過一定的電路所產(chǎn)生的信號。在圖2中，信號O是用于停機指令的，一旦停機指令有效，信號O就會變?yōu)榈碗娖?，進(jìn)而使整個時鐘節(jié)拍信號無效，產(chǎn)生停機的作用。由于一旦由機器自動執(zhí)行，在驗證階段，很難判斷哪些結(jié)果出了錯誤。故在時鐘節(jié)拍信號TOOl產(chǎn)生前，加入了信號101，而信號101是通過手動控制的，這樣便能清楚地看到每一步執(zhí)行的結(jié)果。以上是時鐘節(jié)拍信號TOOl的設(shè)計步驟，余下的時鐘節(jié)拍信號T002?T017也是根據(jù)相同原理設(shè)計出來的。
[0029]如圖4所示為本實用新型的存儲器數(shù)據(jù)寄存器的數(shù)據(jù)輸入端的穩(wěn)壓電路結(jié)構(gòu)示意圖，當(dāng)時鐘節(jié)拍信號T015與控制信號DC7不全是高電平時，則多路選擇器的控制信號MDIN-MUX為低電平，存儲體MEM的輸出信號MEOUT經(jīng)過多路選擇器傳送至信號MDIN0，當(dāng)時鐘節(jié)拍信號T005由高電平變?yōu)榈碗娖綍r，則信號MDINO經(jīng)過穩(wěn)壓電路傳送至存儲器數(shù)據(jù)寄存器的輸入端MDIN。當(dāng)時鐘節(jié)拍信號T015與控制信號DC7都是高電平時，則多路選擇器的控制信號MDIN-MUX也為高電平，此時，累加器輸出信號ACOUT傳送至信號MDIN0，當(dāng)時鐘節(jié)拍信號T015由高電平變?yōu)榈碗娖綍r，則多路選擇器的控制信號MDIN-MUX也從高電平變?yōu)榈碗娖?，信號MDINO將經(jīng)過穩(wěn)壓電路傳送至存儲器數(shù)據(jù)寄存器的輸入端MDIN，即實現(xiàn)了累加器的輸出信號ACOUT傳送至存儲器數(shù)據(jù)寄存器的輸入端MDIN。在寄存器數(shù)據(jù)存儲器的穩(wěn)壓電路的讀寫輸入端中，還有其他一些輸入信號，其原理與時鐘節(jié)拍信號T005的原理相同。如果沒有穩(wěn)壓電路，當(dāng)時鐘節(jié)拍信號T015由高電平變?yōu)榈碗娖綍r，始終把存儲體的輸出信號MEOUT傳送至信號MDINO，無法實現(xiàn)累加器輸出信號ACOUT傳送至存儲器數(shù)據(jù)寄存器的輸入端MDIN，最終將無法實現(xiàn)設(shè)計所要的功能。
[0030]本實用新型的指令寄存器和指令譯碼器的指令設(shè)計，在設(shè)計指令寄存器IR時，將指令寄存器的地址輸入端置零。將指令寄存器的數(shù)據(jù)輸入端與存儲器數(shù)據(jù)寄存器的輸出端相連。將時鐘節(jié)拍信號T012和控制信號DCO相與，并和時鐘節(jié)拍信號T007同時作為或門的兩個輸入端，或門的輸出端與指令寄存器的讀寫控制端相連。指令寄存器的輸出分為兩個部分，分別是操作碼和部分地址碼。由于本專利涉及到的指令較多，所以需要較多的操作碼。本專利設(shè)計的操作碼為5位，地址碼為3位，所以將指令寄存器的高位輸出端設(shè)為五位操作碼，低位輸出端設(shè)為三位地址碼，對于地址碼不足的部分，在其高位補零使其成為八位地址碼。由于一旦先執(zhí)行清除累加器指令或者停機指令的話，后面的其他指令可能就無法執(zhí)行或者無法辨別其執(zhí)行過程，所以安排指令的先后順序也是非常重要。在本專利中，指令執(zhí)行的先后順序依次為:累加器取反指令，算術(shù)右移一位指令，循環(huán)左移一位指令，加法指令，存數(shù)指令，取數(shù)指令，無條件轉(zhuǎn)移指令，條件轉(zhuǎn)移指令，清除累加器指令和停機指令。[0031]在設(shè)計指令譯碼器CU時，由于一個存儲器的輸出端最多只有八位，而指令的條數(shù)多于八條，所以需要用兩個存儲器CUO和CUl共同組成指令譯碼器。在設(shè)計時，將控制信號DCO控制指令的訪存與否，其中訪存指令有加法指令，存數(shù)指令，取數(shù)指令，無條件轉(zhuǎn)移指令和條件轉(zhuǎn)移指令；非訪存指令有清除累加器指令，累加器取反指令，算術(shù)右移一位指令，循環(huán)左移一位指令和停機指令。而控制信號DCrDClO分別控制其中的一條指令。在指令譯碼器的其中一個存儲器中⑶O存放“02_04_08_10_20_41_81_01”，在另一個存儲器中⑶I存放“00_01_02_04”，其中”表示回車。表1給出了各條指令操作碼與控制碼的分配方案。
[0032]
【權(quán)利要求】
1.一種面向計算機組成原理課程教學(xué)的模擬器，其特征在于:包括計數(shù)器(I)、存儲器地址寄存器(2)、存儲體(3)、存儲器數(shù)據(jù)寄存器(4)、指令寄存器(5)、指令譯碼器(6)、累加器(7)、控制所述計數(shù)器(I)的地址的算術(shù)邏輯電路(8)、執(zhí)行所述存儲器數(shù)據(jù)寄存器(4)與所述累加器(7)的邏輯運算的算術(shù)邏輯電路(9)和振蕩器(10);所述計數(shù)器(I)的讀寫控制端、所述存儲器地址寄存器(2)的讀寫控制端、所述存儲體(3)的讀寫控制端、所述存儲器數(shù)據(jù)寄存器(4)的讀寫控制端、所述指令寄存器(5)的讀寫控制端、所述累加器(7)的讀寫控制端均與所述振蕩器(10)的輸出端連接；所述計數(shù)器(I)和所述指令寄存器(5)均與所述存儲器地址寄存器(2)連接；所述存儲器地址寄存器(2)和所述存儲器數(shù)據(jù)寄存器(4)均與所述存儲體(3)連接；所述存儲體(3)和所述累加器(7)均與所述存儲器數(shù)據(jù)寄存器(4)連接；所述存儲器數(shù)據(jù)寄存器(4)與所述指令寄存器(5)連接；所述指令寄存器(5)與所述指令譯碼器(6)連接；所述算術(shù)邏輯電路(8)與所述計數(shù)器(I)連接。
2.根據(jù)權(quán)利要求1所述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述計數(shù)器(I)的輸出端與所述存儲器地址寄存器(2)的數(shù)據(jù)輸入端連接；所述指令寄存器(5)的輸出端與所述存儲器地址寄存器(2)的數(shù)據(jù)輸入端連接；所述存儲器地址寄存器(2)的輸出端與所述存儲體(3)的地址輸入端連接；所述存儲器數(shù)據(jù)寄存器(4)的輸出端與所述存儲體(3)的數(shù)據(jù)輸入端連接；所述存儲體(3)的輸出端與所述存儲器數(shù)據(jù)寄存器(4)的數(shù)據(jù)輸入端連接；所述累加器(7)的輸出端與所述存儲器數(shù)據(jù)寄存器(4)的數(shù)據(jù)輸入端連接；所述存儲器數(shù)據(jù)寄存器(4)的輸出端與所述指令寄存器(5)的數(shù)據(jù)輸入端連接；所述指令寄存器(5)的輸出端與所述指令譯碼器(6)的地址輸入端連接；所述指令寄存器(5)的輸出端與所述計數(shù)器(I)的數(shù)據(jù)輸入端連接。
3.根據(jù)權(quán)利要求2所 述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述存儲體(3)的輸出端與所述存儲器數(shù)據(jù)寄存器(4)的數(shù)據(jù)輸入端之間還設(shè)有電路選擇器和穩(wěn)壓電路。
4.根據(jù)權(quán)利要求2所述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述存儲器數(shù)據(jù)寄存器(4)還包括存儲器數(shù)據(jù)寄存器地址輸入端；所述存儲器數(shù)據(jù)寄存器地址輸入端上連接有低電平電路。
5.根據(jù)權(quán)利要求1所述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述計數(shù)器(I)與產(chǎn)生并控制同一時鐘節(jié)拍信號的兩個所述振蕩器(10)連接。
6.根據(jù)權(quán)利要求1或權(quán)利要求2所述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述存儲器地址寄存器(2)包括存儲器地址寄存器地址輸入端和存儲器地址寄存器輸出端；所述存儲器地址寄存器地址輸入端連接有低電平電路；所述存儲器地址寄存器(2)的讀寫控制端與信號電路連接；所述存儲器地址寄存器輸出端與所述存儲體(3)的地址輸入端連接。
7.根據(jù)權(quán)利要求6所述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述信號電路包括產(chǎn)生時鐘節(jié)拍信號T004、時鐘節(jié)拍信號T009和信號DCO經(jīng)過與門形成的電路，產(chǎn)生時鐘節(jié)拍信號T014和DC6經(jīng)過與門形成的電路，產(chǎn)生時鐘節(jié)拍信號T014和DC7經(jīng)過與門形成的電路，產(chǎn)生時鐘節(jié)拍信號T014和DC8經(jīng)過與門形成的電路中的一種或多種。
8.根據(jù)權(quán)利要求1所述的面向計算機組成原理課程教學(xué)的模擬器，其特征在于:所述指令譯碼器(6)包括兩個以上存儲器。
【文檔編號】G09B19/00GK203812434SQ201420238532
【公開日】2014年9月3日 申請日期:2014年5月9日 優(yōu)先權(quán)日:2014年5月9日
【發(fā)明者】張前賢, 莫毓昌 申請人:浙江師范大學(xué)