一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置制造方法
【專利摘要】本發(fā)明公開了一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置，主要內(nèi)容為：移位寄存器單元包括：上拉控制模塊、上拉模塊、下拉控制模塊和下拉模塊；其中，上拉模塊根據(jù)上拉控制信號將第一時鐘信號輸入端子輸入的第一時鐘信號提供給傳遞信號輸出端子，以及根據(jù)上拉控制信號和第一時鐘信號輸入端子輸入的第一時鐘信號將第一直流電源電壓提供給柵極驅(qū)動信號輸出端子。由于使用第一直流電源電壓作為上拉模塊中用于輸出柵極驅(qū)動信號的晶體管的輸入，因此使得該晶體管不存在電容耦合效應，即第一直流電源電壓由于沒有高低電平的切換，使得該晶體管產(chǎn)生的寄生電容不會頻繁的被充放電，減少了功耗的損失，解決了移位寄存器單元的功耗較大的問題。
【專利說明】一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置
【技術領域】
[0001]本發(fā)明涉及平板顯示【技術領域】，尤其涉及一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置。
【背景技術】
[0002]如圖1所示為現(xiàn)有技術中的移位寄存器單元的電路示意圖。該移位寄存器單元包括由第一晶體管Ml構成的上拉控制模塊、由第三晶體管M3和電容C構成的上拉模塊、由第二晶體管M2、第四晶體管M4、第十晶體管MlO和第十一晶體管Mll構成的下拉模塊和由第五晶體管M5、第六晶體管M6、第九晶體管M9和第八晶體管M8構成的下拉控制模塊。信號輸入端輸入信號(INPUT),第一時鐘信號輸入端輸入第一時鐘信號(CLK),第二時鐘信號輸入端(CLKB)輸入第二時鐘信號(CLKB),低電壓信號輸入端輸入低電壓信號(VSS),復位信號輸入端輸入復位信號(RESET),信號輸出端輸出柵極驅(qū)動信號(OUTPUT)。第一晶體管Ml的漏極、第二晶體管M2的源極、第三晶體管M3、第八晶體管M8和第六晶體管M6的柵極和電容Cl的第一極的匯聚處為上拉節(jié)點(Pull Up, I3U),第五晶體管M5的漏極、第六晶體管M6的源極、第十晶體管MlO和第十一晶體管Mll的柵極的匯聚處為下拉節(jié)點(Pull Down,PD)節(jié)點，第八晶體管 M8的漏極、第九晶體管M9的源極和第五晶體管M5的柵極的匯聚處為下拉控制節(jié)點(Pull Down Control, PD_CN)。
[0003]上述移位寄存器電路能實現(xiàn)移位功能。然而，由于一方面上拉模塊根據(jù)高低電平交互的第一時鐘信號CLK向柵極驅(qū)動信號輸出端子提供柵極驅(qū)動信號(也即將第一時鐘信號CLK作為第三晶體管M3輸出柵極驅(qū)動信號的輸入信號)；另一方面，在該柵極驅(qū)動信號同時也作為輸入下一級移位寄存器的信號(也即傳遞信號)下，上拉模塊中包含的第三晶體管M3的尺寸需要被設置的相對較大(溝道寬度約為8100 μ m)，因此導致該第三晶體管M3產(chǎn)生的寄生電容(尤其是柵漏寄生電容Cgd)較大，并且該第三晶體管M3在頻繁的高低電平切換中，由于電容耦合效應的存在，頻繁的被充放電，使第三晶體管M3造成大量功耗的損失，從而導致移位寄存器單元的功耗增加，最終導致使用了該移位寄存器單元的液晶顯示器的功耗增加。

【發(fā)明內(nèi)容】

[0004]本發(fā)明實施例提供了一種移位寄存器單元、柵極驅(qū)動電路和顯示裝置，用以解決現(xiàn)有的移位寄存器單元因采用時鐘信號作為移位寄存器單元的輸出器件的輸入信號而導致的功耗較大的問題。
[0005]本發(fā)明實施例提供的具體技術方案如下:
[0006]一種移位寄存器單元，所述移位寄存器單元包括:上拉控制模塊、上拉模塊、下拉控制模塊和下拉模塊，其中:
[0007]上拉控制模塊，用于根據(jù)傳遞信號輸入端子輸入的傳遞信號，向上拉節(jié)點輸出上拉控制信號，所述上拉節(jié)點位于用于連接上拉控制模塊和上拉模塊的導線上；[0008]上拉模塊，用于根據(jù)所述上拉控制信號將第一時鐘信號輸入端子輸入的第一時鐘信號提供給傳遞信號輸出端子，以及根據(jù)所述上拉控制信號和所述第一時鐘信號將第一直流電源電壓提供給柵極驅(qū)動信號輸出端子；
[0009]下拉控制模塊，用于根據(jù)所述第一時鐘信號向下拉節(jié)點輸出下拉控制信號，所述下拉節(jié)點位于用于連接下拉控制模塊和下拉模塊的導線上；
[0010]下拉模塊，用于根據(jù)所述下拉控制信號、復位信號輸入端子輸入的復位信號和第二時鐘信號輸入端子輸入的第二時鐘信號，向上拉節(jié)點、傳遞信號輸出端子和柵極驅(qū)動信號輸出端子提供第二直流電源電壓；所述第一時鐘信號輸入端子輸入的第一時鐘信號與第二時鐘信號輸入端子輸入的第二時鐘信號的相位相反。
[0011]一種柵極驅(qū)動電路，包括上述移位寄存器單元；其中，除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的傳遞信號輸出端子連接到與其相鄰的上一級移位寄存器單元的復位信號輸入端子和與其相鄰的下一級移位寄存器單元的傳遞信號輸入端子，柵極驅(qū)動電路順序地輸出各級移位寄存器單元的柵極驅(qū)動信號輸出端子輸出的柵極驅(qū)動信號；
[0012]第一個移位寄存器單元的傳遞信號輸出端子與第二個移位寄存器單元的傳遞信號輸入端子連接，最后一個移位寄存器單元的傳遞信號輸出端子和與其相鄰的上一個移位寄存器單元的復位信號輸入端子相連；
[0013]第一個移位寄存器單元的傳遞信號輸入端子輸入幀起始信號。
[0014]一種顯示裝置，所述顯示裝置包含上述的柵極驅(qū)動電路。
[0015]通過本發(fā)明的實施例，由于上拉模塊將第一直流電源電壓作為柵極驅(qū)動信號的來源，并將柵極驅(qū)動信號和傳遞信號分別使用不同的端子來輸出，使得上拉模塊中用于輸出柵極驅(qū)動信號的晶體管不存在電容耦合效應，產(chǎn)生的寄生電容不會頻繁的被充放電(第一直流電源電壓沒有高低電平的切換)，進而該用于輸出柵極驅(qū)動信號的晶體管的功耗不會因頻繁的被充放電而損失大量的功耗，也即解決了因用于輸出柵極驅(qū)動信號的晶體管的功耗損失大而導致的移位寄存器單元的功耗增加的問題。
【專利附圖】

【附圖說明】
[0016]圖1為【背景技術】中的移位寄存器單元的電路圖；
[0017]圖2為本發(fā)明實施例一中的移位寄存器單元的結構示意圖；
[0018]圖3為本發(fā)明實施例二中的移位寄存器單元的電路示意圖；
[0019]圖4為本發(fā)明實施例二中的另一移位寄存器單元的電路示意圖；
[0020]圖5為本發(fā)明實施例二中移位寄存器單元的工作時序意圖；
[0021]圖6為本發(fā)明實施例三中的柵極驅(qū)動電路的結構示意圖。
【具體實施方式】
[0022]下面結合說明書附圖，對本發(fā)明實施例提供的一種移位寄存器單元、柵極驅(qū)動電路及顯示裝置的【具體實施方式】進行說明。
[0023]實施例一
[0024]如圖2所示，為本發(fā)明實施例一中的移位寄存器單元的結構示意圖，所述移位寄存器單元包括:上拉控制模塊201、上拉模塊202、下拉控制模塊203和下拉模塊204，其中:
[0025]上拉控制模塊201，其輸入端與傳遞信號輸入端子相連，其輸出端與上拉節(jié)點相連，用于根據(jù)傳遞信號輸入端子輸入的傳遞信號，向上拉節(jié)點PU輸出上拉控制信號，所述上拉節(jié)點PU位于用于連接上拉控制模塊和上拉模塊的導線上；
[0026]上拉模塊202，其輸入端與上拉節(jié)點相連，其輸出端與柵極驅(qū)動信號輸出端子和傳遞信號輸出端子相連，用于根據(jù)所述上拉控制信號將第一時鐘信號輸入端子輸入的第一時鐘信號CLK提供給傳遞信號輸出端子，以及根據(jù)所述上拉控制信號和第一時鐘信號輸入端子輸入的第一時鐘信號將第一直流電源電壓VDD提供給柵極驅(qū)動信號輸出端子；
[0027]下拉控制模塊203，其輸入端與上拉節(jié)點I3U相連，其輸出端與下拉節(jié)點H)相連，用于根據(jù)第一時鐘信號輸入端子輸入的第一時鐘信號CLK向下拉節(jié)點輸出下拉控制信號，所述下拉節(jié)點ro位于用于連接下拉控制模塊和下拉模塊的導線上；
[0028]下拉模塊204，其輸入端與下拉節(jié)點H)相連，其輸出端與柵極驅(qū)動信號輸出端子相連，用于根據(jù)所述下拉控制信號、復位信號輸入端子輸入的復位信號Rst和第二時鐘信號輸入端子輸入的第二時鐘信號CLKB，向上拉節(jié)點、傳遞信號輸出端子和柵極驅(qū)動信號輸出端子提供第二直流電源電壓VSS ;所述第一時鐘信號輸入端子輸入的第一時鐘信號與第二時鐘信號輸入端子輸入的第二時鐘信號的相位相反。
[0029]較優(yōu)的，所述下拉模塊204包括:第一下拉子模塊、第二下拉子模塊和第三下拉子模塊，并且該第一下拉子模塊、第二下拉子模塊和第三下拉子模塊有兩種不同的方式實現(xiàn)所述下拉模塊204的功能，具體如下述第一種方式和第二種方式所示。
[0030]第一種方式:
[0031]第一下拉子模塊，用于根據(jù)所述下拉控制信號和所述復位信號，向上拉節(jié)點輸出第二直流電源電壓；
[0032]第二下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號向柵極驅(qū)動信號輸出端子輸出第二直流電源電壓；
[0033]第三下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號，向傳遞信號輸出端子輸出第二直流電源電壓。
[0034]第二種方式:
[0035]第一下拉子模塊，用于根據(jù)所述下拉控制信號和所述復位信號，向上拉節(jié)點輸出第二直流電源電壓；
[0036]第二下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號和所述復位信號，向柵極驅(qū)動信號輸出端子輸出第二直流電源電壓；
[0037]第三下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號，向傳遞信號輸出端子輸出第二直流電源電壓。
[0038]通過本發(fā)明的實施例，由于上拉模塊將第一直流電源電壓作為柵極驅(qū)動信號的來源，并將柵極驅(qū)動信號和傳遞信號分別使用不同的端子來輸出，使得上拉模塊中用于輸出柵極驅(qū)動信號的晶體管不存在電容耦合效應，產(chǎn)生的寄生電容不會頻繁的被充放電(第一直流電源電壓沒有高低電平的切換)，進而該用于輸出柵極驅(qū)動信號的晶體管的功耗不會因頻繁的被充放電而損失大量的功耗，也即解決了因用于輸出柵極驅(qū)動信號的晶體管的功耗損失大而導致的移位寄存器單元的功耗增加的問題。[0039]下面通過實施例二對本發(fā)明實施例一的方案進行進一步地說明。
[0040]實施例二
[0041]如圖3所示，為本發(fā)明實施例二中的移位寄存器單元的電路示意圖。其中:
[0042]輸入該移位寄存器單兀的信號包括:第一時鐘信號CLK、第二時鐘信號CLKB、傳遞信號InPut、復位信號Reset、第一直流電源電壓VDD(始終為高電平信號)和第二直流電源電壓信號VSS (始終為低電平信號);從該移位寄存器單元輸出的信號包括:傳遞信號Outputl和柵極驅(qū)動信號0utput2 ；
[0043]此外，由電容C、第六晶體管M6、第三晶體管M3構成上拉模塊202 ；
[0044]由第二晶體管M2和第八晶體管M8構成實施例一中的所述第一種方式下的第一下拉子模塊；
[0045]由第十一晶體管Mll構成實施例一中的所述第一種方式下的第二下拉子模塊；
[0046]由第九晶體管M9構成實施例一中的所述第一種方式下的第三下拉子模塊；
[0047]由第四晶體管M4、第五晶體管M5和第七晶體管M7構成下拉控制模塊203；
[0048]由第一晶體管Ml構成上拉控制模塊201。
[0049]上述各晶體管和電容之間的連接關系如下:
[0050]電容C,其第一極與上拉節(jié)點相連,其第二極與傳遞信號輸出端子相連；
[0051]第六晶體管M6，其柵極與上拉節(jié)點相連，其源極與第一時鐘信號輸入端子相連，其漏極與傳遞信號輸出端子相連；
[0052]第三晶體管M3，其柵極與上拉節(jié)點相連，其源極與第一直流電源電壓相連，其漏極與柵極驅(qū)動信號輸出端子相連。
[0053]第二晶體管M2，其柵極與復位信號輸入端子相連，其源極與上拉節(jié)點相連，其漏極與第二直流電源電壓相連；
[0054]第八晶體管M8，其柵極與下拉節(jié)點相連，其源極與上拉節(jié)點相連，其漏極與第二直流電源電壓相連；
[0055]第十一晶體管M11，其柵極與第二時鐘信號輸入端子相連，其源極與柵極驅(qū)動信號輸出端子相連，其漏極與第二直流電源電壓相連；
[0056]第九晶體管M9，其柵極與第二時鐘信號輸入端子相連，其源極與傳遞信號輸出端子相連，其漏極與第二直流電源電壓相連。
[0057]第四晶體管M4，其柵極和源極均與第一時鐘信號輸入端子相連，其漏極與第五晶體管的柵極相連；
[0058]第五晶體管M5，其源極與第一時鐘信號輸入端子相連，其漏極與下拉節(jié)點相連；
[0059]第七晶體管M7，其柵極與上拉節(jié)點相連，其源極與下拉節(jié)點相連，其漏極與第二直流電源電壓相連。
[0060]第一晶體管M1，其柵極與傳遞信號輸入端子相連，其源極與第一直流電源電壓相連，其漏極與上拉節(jié)點相連。
[0061]如圖4所示，為本發(fā)明實施例二中的另一移位寄存器單元的電路示意圖。其與圖3的區(qū)別為:增加了第十晶體管M10。除第十晶體管MlO外，其余晶體管和電容的連接關系與圖3中的相同，并且由第二晶體管M2和第八晶體管M8構成實施例一中的所述第二種方式下的第一下拉子模塊；由第十晶體管MlO和第^ 晶體管Mll構成實施例一中的所述第二種方式下的第二下拉子模塊；由第九晶體管構成實施例一中的所述第二種方式下的第三下拉子模塊；
[0062]所述第十晶體管M10，其柵極與復位信號輸入端子相連，其源極與柵極驅(qū)動信號輸出端子相連，其漏極與第二直流電源電壓相連。
[0063]本發(fā)明實施例二使用第一直流電源電壓VDD作為第三晶體管M3的輸入信號，這樣就可以避免第三晶體管M3被頻繁的充放電，進而較大程度上降低寄存器產(chǎn)生的功耗。
[0064]此外，在大尺寸液晶顯示器中，移位寄存器各晶體管的尺寸相對較大，尤其是第三晶體管M3，第三晶體管M3越大，在高低電平交互的第一時鐘信號CLK的作用下所消耗的功耗也會越大，而采用本發(fā)明的第一直流電源電壓作為第三晶體管M3的輸入信號后，第三晶體管M3尺寸越大，降低功耗的作用越明顯。
[0065]為得到具體的對比結果，對單級移位寄存器結構使用仿真軟件進行了模擬，在本發(fā)明實施例中的各晶體管與圖1中所示的移位寄存器中的相應晶體管的尺寸相同的條件下，圖1中所示的移位寄存器單元的信號線上的電流總合為34.9uA，而本發(fā)明實施例二中所有信號線上的電流總和為12.3uA,僅約為圖1中所示的移位寄存器單元的1/3，由此可見本發(fā)明可較大程度上降低電路消耗的電流，進而達到節(jié)省功耗的目的。
[0066]為了進一步說明本發(fā)明實施例二的工作原理，下面以圖3所示的移位寄存器單元的電路為例，并結合圖5所示的掃描時序圖說明其工作原理。
[0067]如圖5所示，為本發(fā)明實施例二提供的移位寄存器單元的掃描時序示意圖，其中:
[0068]CLK為輸入移位寄存器單兀S/R(η)的第一時鐘信號；
[0069]CLKB為輸入移位寄存器單元S/R(n)的第二時鐘信號；
[0070]InPut (η)是移位寄存器單元S/R (η)的上一級移位寄存器單元S/R(n_l)的傳遞信號輸出端子輸出的傳遞信號，作為本級移位寄存器單元S/R (η)的傳遞信號輸入端子輸入的傳遞信號；
[0071]PU (η)是移位寄存器單元S/R(n)的上拉控制模塊輸出的上拉控制信號；
[0072]PD (η)是移位寄存器單元S/R(n)的下拉控制模塊輸出的下拉控制信號；
[0073]Rst (η)是移位寄存器單元S/R (η)的下一級移位寄存器單元S/R (η+1)的傳遞信號輸出端子輸出的傳遞信號，作為本級移位寄存器單兀S/R(n)的復位信號輸入端子輸入的復位號；
[0074]OutPutl (η)是移位寄存器單元S/R(n)的傳遞信號輸出端子輸出的傳遞信號；
[0075]0utPut2(n)是移位寄存器單元S/R(n)的柵極驅(qū)動信號輸出端子輸出的柵極驅(qū)動
信號;
[0076]VDD是輸入移位寄存器單元S/R(n)的第一直流電源電壓，其為高電平信號；
[0077]VSS是輸入移位寄存器單元S/R(n)的第二直流電源電壓，其為低電平信號；
[0078]該移位寄存器單元S/R (η)的掃描時序過程可以分為以下五個階段(圖5中的一、二、三、四、五是表示所述五個階段的時間段):
[0079]第一階段:第一個時鐘周期的前半周期，移位寄存器單元S/R (η)接收S/R(n_l)的傳遞信號輸出端子輸出的高電平信號，也即S/R(n)傳遞信號輸入端在此階段輸入的InPut (η)信號為是高電平信號；第一時鐘信號CLK為低電平；下拉節(jié)點H)點為低電平，第一晶體管Ml打開，對電容C進行充電，上拉節(jié)點I3U的電平升高，進而第七晶體管Μ7打開，第六晶體管M6打開，傳遞信號輸出端子將第一時鐘信號CLK的低電平信號輸出給傳遞信號輸出端子，此時輸出的傳遞信號Outputl(n)為低電平信號；此外，上拉節(jié)點的電平升高，第三晶體管M3也打開，該第三晶體管M3源漏極之間的電流逐漸增大，0utput2 (η)電壓開始上升。由于此階段CLKB為高電平信號，因此，第九晶體管Μ9和第十一晶體管Mll打開，第九晶體管Μ9的打開可以穩(wěn)定傳遞信號Outputl (η)的輸出，防止傳遞信號Outputl (η)因電容C的耦合效應而升高，第十一晶體管Mll的打開會一定程度的拉低柵極驅(qū)動信號0utput2(n)電壓，但由于第三晶體管M3與第十一晶體管Mll尺寸上的差距(M3?M11)，造成第十一晶體管Mll的拉低能力抵不過第三晶體管M3的拉升能力，故不能完全將柵極驅(qū)動信號output2(n)拉低至第二電源電壓VSS,柵極驅(qū)動信號0utput2 (η)仍有輸出。
[0080]第二階段:第一個時鐘周期的后半周期，輸入S/R (η)的傳遞信號為低電平信號(也即InPut (η)在此階段的低電平信號)，第二時鐘信號CLKB為低電平，第一時鐘信號CLK為高電平，下拉節(jié)點H)為低電平，第六晶體管M6仍保持打開狀態(tài)，第六晶體管M6將與其源極連接的高電平的第一時鐘信號CLK輸出給傳遞信號輸出端子，此時輸出的傳遞信號Outputl(n)為高電平信號；此外，通過電容C的自舉效應，上拉節(jié)點PU的電平繼續(xù)升高，第三晶體管M3充分 打開，將與其源極連接的第一直流電源電壓VDD輸出至柵極驅(qū)動信號輸出端子，也即0utput2(n)為高電平信號。
[0081]由上述第一階段和第二階段的描述以及圖5所示的柵極驅(qū)動信號0utput2(n)可知，柵極驅(qū)動信號0utput2(n)在該兩個階段輸出的電壓為臺階狀，將該移位寄存器單元應用在液晶面板時，當液晶面板顯示時的信號反轉方式為列反轉時，上下兩行之間的Data信號極性相同，即都為“ + ”或都為當上一級的寄存器單元輸出高電壓時，即處于第三階段時，本級寄存器單元輸出剛好處于第二階段的狀態(tài)，此時與上一級移位寄存器單元連接的柵線完全打開，像素進行充電，與本級移位寄存器單元連接的柵線也處于打開狀態(tài)，上一行的數(shù)據(jù)(Data)信號也會寫入本行，即達到預充電的效果。
[0082]第三階段:第二個時鐘周期的前半周期，輸入S/R (η)的復位信號為高電平信號(也即S/R(n+1)的傳遞信號輸出端子輸出的傳遞信號Outputl (η+1)在此階段為高電平信號)，第一時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，此時第九晶體管Μ9、第十一晶體管Mil、第二晶體管M2均打開，上拉節(jié)點PU、傳遞信號輸出端子和柵極驅(qū)動信號輸出端子的電平均被拉低，進而第三晶體管M3關閉，第六晶體管M6和第七晶體管M7關閉，下拉節(jié)點H)點保持低電平，傳遞信號輸出端子輸出的傳遞信號Outputl (η)為低電平信號，柵極驅(qū)動信號輸出端子輸出的信號0utput2(n)為低電平信號。
[0083]第四階段:第二個時鐘周期的后半周期，第一時鐘信號CLK為高電平，第二時鐘信號CLKB為低電平,輸入S/R(n)的復位信號為低電平信號,此時第四晶體管M4和第五晶體管M5打開，第二晶體管M2關閉，并且第七晶體管M7保持關閉狀態(tài)，進而下拉節(jié)點H)為高電平，第八晶體管M8打開，使得上拉節(jié)點PU與第二直流電源電壓電位相同，保持低電平。此時，第六晶體管M6、第七晶體管M7和第三晶體管M3繼續(xù)保持關閉狀態(tài)，傳遞信號輸出端子輸出的傳遞信號Outputl (η)為低電平信號，柵極驅(qū)動信號輸出端子輸出的信號0utput2(n)為低電平信號。
[0084]第五階段:第三個時鐘周期的前半周期，第一時鐘信號CLK為低電平，第二時鐘信號CLKB為高電平，輸入S/R(n)的復位信號為低電平信號,第九晶體管M9和第^ 晶體管Ml I為打開狀態(tài)，上拉節(jié)點I3U繼續(xù)保持低電平狀態(tài)，第七晶體管WJ繼續(xù)保持關閉狀態(tài)，下拉節(jié)點ro的電平與CLK的電平保持一致，傳遞信號輸出端子輸出的傳遞信號Outputl (η)為低電平信號，柵極驅(qū)動信號輸出端子輸出的信號0utput2(n)為低電平信號。
[0085]之后，依次重復第四階段和第五階段，直至移位寄存器單元S/R(n)接收到輸入自身的傳遞信號輸入端子的傳遞信號InPut (η)為高電平信號后再開始重新執(zhí)行上述第一階段。
[0086]圖4中的電路圖工作原理與圖3中的基本相同，由于增添的第十晶體管MlO受控于復位信號來下拉柵極驅(qū)動信號輸出端子輸出柵極驅(qū)動信號，因此，第十晶體管僅在復位信號為高電平時打開，此時與第i 晶體管Mll來共同完成下拉柵極驅(qū)動信號輸出端子輸出柵極驅(qū)動信號。
[0087]圖4中，第十晶體管MlO的尺寸(width)比第十一晶體管Ml I要大很多，主要目的也為降低功耗。因為第十晶體管MlO只在下一級Outputl (η+1)為高電平，即本級復位信號(Rst)為高電平時發(fā)揮拉低的作用，而第十一晶體管Mll與第二時鐘信號CLKB同步，即會隨第二時鐘信號CLKB的高低切換而頻繁的發(fā)揮拉低的作用，為進一步降低驅(qū)動電路的功耗，第十晶體管MlO要盡量大，第十一晶體管Mll要盡量小，優(yōu)選的，第十晶體管MlO和第十一晶體管Mll的溝道寬度(Width)之比為9:1，而在圖3所示的實施例中，第十一晶體管Mll的大小即為圖4中第十晶體管MlO與第十一晶體管Mll的溝道寬度(width)的總和。 [0088]實施例三
[0089]基于與本發(fā)明實施例一和實施例二的同一發(fā)明構思，本發(fā)明實施例三提供一種柵極驅(qū)動電路，其結構示意圖如圖6所示，所述柵極驅(qū)動電路包括如實施例一中所述的多個移位寄存器單元:S/R (I)、S/R (2>.^/Κ(Ν)共N個移位寄存器單元，除第一個移位寄存器單元和最后一個移位寄存器單元外，除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的傳遞信號輸出端子連接到與其相鄰的上一級移位寄存器單元的復位信號輸入端子和與其相鄰的下一級移位寄存器單元的傳遞信號輸入端子，柵極驅(qū)動電路順序地輸出各級移位寄存器單元的柵極驅(qū)動信號輸出端子輸出的柵極驅(qū)動信號；
[0090]第一個移位寄存器單元的傳遞信號輸出端子與第二個移位寄存器單元的傳遞信號輸入端子連接，最后一個移位寄存器單元的傳遞信號輸出端子和與其相鄰的上一個移位寄存器單元的復位信號輸入端子相連；
[0091]第一個移位寄存器單元的傳遞信號輸入端子輸入幀起始信號。
[0092]第奇數(shù)個移位寄存器單元的第一時鐘信號輸入端子輸入第一時鐘信號，第二時鐘信號輸入端子輸入第二時鐘信號；
[0093]第偶數(shù)個移位寄存器單元的第一時鐘信號輸入端子輸入第二時鐘信號，第二時鐘信號輸入端子輸入第一時鐘信號；
[0094]第一直流電源電壓VDD通過第一直流電源電壓VDD輸入端子輸入各級移位寄存器單元；
[0095]第二直流電源電壓VSS通過第二直流電源電壓VSS輸入端子輸入各級移位寄存器單元；
[0096]第一時鐘信號CLK、第二時鐘信號CLKB、第一直流電源電壓VDD和第二直流電源電壓VSS是保證移位寄存器單元正常工作的信號，所述第一時鐘信號CLK和第二時鐘信號CLKB相位相反。
[0097]需要說明的是，圖6中G(I)至G(N)表示柵線I至柵線N。
[0098]在本發(fā)明實施例三的方案中，由于構成柵極驅(qū)動電路的各移位寄存器單元中用于輸出柵極驅(qū)動信號的晶體管的功耗不會因頻繁的被充放電而損失大量的功耗，因此解決了柵極驅(qū)動電路因用于輸出柵極驅(qū)動信號的晶體管的功耗損失大而導致的功耗增加的問題。
[0099]實施例四
[0100]本發(fā)明實施例四提供一種顯示裝置，所述顯示裝置包括實施例三中所述的柵極驅(qū)動電路。
[0101]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內(nèi)，則本發(fā)明也意圖包含這些改動和變型在內(nèi)。
【權利要求】
1.一種移位寄存器單元，其特征在于，所述移位寄存器單元包括:上拉控制模塊、上拉模塊、下拉控制模塊和下拉模塊，其中: 上拉控制模塊，用于根據(jù)傳遞信號輸入端子輸入的傳遞信號，向上拉節(jié)點輸出上拉控制信號，所述上拉節(jié)點位于用于連接上拉控制模塊和上拉模塊的導線上； 上拉模塊，用于根據(jù)所述上拉控制信號將第一時鐘信號輸入端子輸入的第一時鐘信號提供給傳遞信號輸出端子，以及根據(jù)所述上拉控制信號和所述第一時鐘信號將第一直流電源電壓提供給柵極驅(qū)動信號輸出端子； 下拉控制模塊，用于根據(jù)所述第一時鐘信號向下拉節(jié)點輸出下拉控制信號，所述下拉節(jié)點位于用于連接下拉控制模塊和下拉模塊的導線上； 下拉模塊，用于根據(jù)所述下拉控制信號、復位信號輸入端子輸入的復位信號和第二時鐘信號輸入端子輸入的第二時鐘信號，向上拉節(jié)點、傳遞信號輸出端子和柵極驅(qū)動信號輸出端子提供第二直流電源電壓；所述第一時鐘信號輸入端子輸入的第一時鐘信號與第二時鐘信號輸入端子輸入 的第二時鐘信號的相位相反。
2.如權利要求1所述的移位寄存器單元，其特征在于，所述下拉模塊包括: 第一下拉子模塊，用于根據(jù)所述下拉控制信號和所述復位信號，向上拉節(jié)點輸出第二直流電源電壓； 第二下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號向柵極驅(qū)動信號輸出端子輸出第二直流電源電壓； 第三下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號，向傳遞信號輸出端子輸出第二直流電源電壓。
3.如權利要求2所述的移位寄存器單元，其特征在于，所述第一下拉子模塊包括:第二晶體管和第八晶體管；所述第二下拉子模塊包括:第十一晶體管；所述第三下拉子模塊包括:第九晶體管； 第二晶體管，其柵極與復位信號輸入端子相連，其源極與上拉節(jié)點相連，其漏極與第二直流電源電壓相連； 第八晶體管，其柵極與下拉節(jié)點相連，其源極與上拉節(jié)點相連，其漏極與第二直流電源電壓相連； 第十一晶體管，其柵極與第二時鐘信號輸入端子相連，其源極與柵極驅(qū)動信號輸出端子相連，其漏極與第二直流電源電壓相連； 第九晶體管，其柵極與第二時鐘信號輸入端子相連，其源極與傳遞信號輸出端子相連，其漏極與第二直流電源電壓相連。
4.如權利要求1所述的移位寄存器單元，其特征在于，所述下拉模塊包括: 第一下拉子模塊，用于根據(jù)所述下拉控制信號和所述復位信號，向上拉節(jié)點輸出第二直流電源電壓； 第二下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號和所述復位信號，向柵極驅(qū)動信號輸出端子輸出第二直流電源電壓； 第三下拉子模塊，用于根據(jù)第二時鐘信號輸入端子輸入的第二時鐘信號，向傳遞信號輸出端子輸出第二直流電源電壓。
5.如權利要求4所述的移位寄存器單元，其特征在于，所述第一下拉子模塊包括:第二晶體管和第八晶體管；所述第二下拉子模塊包括:第十晶體管和第十一晶體管；所述第三下拉子模塊包括:第九晶體管； 第二晶體管，其柵極與復位信號輸入端子相連，其源極與上拉節(jié)點相連，其漏極與第二直流電源電壓相連； 第八晶體管，其柵極與下拉節(jié)點相連，其源極與上拉節(jié)點相連，其漏極與第二直流電源電壓相連； 第十晶體管，其柵極與復位信號輸入端子相連，其源極與柵極驅(qū)動信號輸出端子相連，其漏極與第二直流電源電壓相連； 第十一晶體管，其柵極與第二時鐘信號輸入端子相連，其源極與柵極驅(qū)動信號輸出端子相連，其漏極與第二直流電源電壓相連； 第九晶體管，其柵極與第二時鐘信號輸入端子相連，其源極與傳遞信號輸出端子相連，其漏極與第二直流電源電壓相連。
6.如權利要求5所述的移位寄存器單元，其特征在于，所述第十晶體管和第十一晶體管的溝道寬度之比為9:1。
7.如權利要求1、2或4所述的移位寄存器單元，其特征在于，所述上拉模塊包括: 電容，其第一極與上拉節(jié)點相連，其第二極與傳遞信號輸出端子相連； 第六晶體管，其柵極與上拉節(jié)點相連，其源極與第一時鐘信號輸入端子相連，其漏極與傳遞信號輸出端子相連； 第三晶體管，其柵極與上拉節(jié)點相連，其源極與第一直流電源電壓相連，其漏極與柵極驅(qū)動信號輸出端子相連。
8.如權利要求1-6任一所述的移位寄存器單元，其特征在于，所述下拉控制模塊包括: 第四晶體管，其柵極和源極均與第一時鐘信號輸入端子相連，其漏極與第五晶體管的柵極相連； 第五晶體管，其源極與第一時鐘信號輸入端子相連，其漏極與下拉節(jié)點相連； 第七晶體管，其柵極與上拉節(jié)點相連，其源極與下拉節(jié)點相連，其漏極與第二直流電源電壓相連。
9.如權利要求1所述的移位寄存器單元，其特征在于，所述上拉控制模塊包括: 第一晶體管，其柵極與傳遞信號輸入端子相連，其源極與第一直流電源電壓相連，其漏極與上拉節(jié)點相連。
10.一種柵極驅(qū)動電路，其特征在于，包括多個如權利要求1-9任一權利要求所述移位寄存器單元； 除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的傳遞信號輸出端子連接到與其相鄰的上一級移位寄存器單元的復位信號輸入端子和與其相鄰的下一級移位寄存器單元的傳遞信號輸入端子，柵極驅(qū)動電路順序地輸出各級移位寄存器單元的柵極驅(qū)動信號輸出端子輸出的柵極驅(qū)動信號； 第一個移位寄存器單元的傳遞信號輸出端子與第二個移位寄存器單元的傳遞信號輸入端子連接，最后一個移位寄存器單元的傳遞信號輸出端子和與其相鄰的上一個移位寄存器單元的復位信號輸入端子相連； 第一個移位寄存器單元的傳遞信號輸入端子輸入幀起始信號。
11.一種顯示裝置， 其特征在于，所述顯示裝置包含權利要求9所述的柵極驅(qū)動電路。
【文檔編號】G09G3/36GK103985341SQ201410183457
【公開日】2014年8月13日 申請日期:2014年4月30日 優(yōu)先權日:2014年4月30日
【發(fā)明者】李金鈺 申請人:京東方科技集團股份有限公司, 北京京東方光電科技有限公司