專(zhuān)利名稱(chēng)：移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及顯示技術(shù)領(lǐng)域，尤其涉及ー種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置。
背景技術(shù)：
在TFT-IXD (薄膜場(chǎng)效應(yīng)晶體管液晶顯示器)中，實(shí)現(xiàn)ー幀畫(huà)面顯示的基本原理是通過(guò)source (源極)驅(qū)動(dòng)將每一行像素所需的信號(hào)依次從上往下輸出，通過(guò)gate (柵極)驅(qū)動(dòng)依次從上到下對(duì)每ー像素行輸入一定寬度的方波進(jìn)行選通。現(xiàn)今的制造方法是將gate (柵極)驅(qū)動(dòng)IC (集成電路)和source (源扱)驅(qū)動(dòng)IC 通過(guò)C0G(Chip On Glass，將芯片固定于玻璃上)エ藝黏結(jié)在玻璃面板上。小尺寸TFT-IXD，當(dāng)分辨率較高時(shí)，柵極驅(qū)動(dòng)和源極驅(qū)動(dòng)輸出較多，驅(qū)動(dòng)IC的長(zhǎng)度將増大，這將不利于模組驅(qū)動(dòng)IC的bonding(綁定)エ藝。同時(shí)IC連接時(shí)的線(xiàn)路設(shè)計(jì)也要占用一定面積,這種方式得到的面板集成度不高、占用面積較大，不利于顯示設(shè)備實(shí)現(xiàn)高解析度和窄邊框化。于是出現(xiàn)了 GOA (Gate Driver on Array,陣列基板行驅(qū)動(dòng)，又稱(chēng)集成柵極驅(qū)動(dòng))技術(shù)，直接將TFT-IXD的柵極驅(qū)動(dòng)電路(Gate driver ICs)集成制作在陣列基板上，由此來(lái)代替在面板外沿粘接的、由硅芯片制作的驅(qū)動(dòng)芯片。由于該技術(shù)可以將驅(qū)動(dòng)電路直接做在陣列基板上，面板周?chē)鸁o(wú)需再粘接IC和布線(xiàn)，減少了面板的制作程序，降低了產(chǎn)品成本，同時(shí)提高了 TFT-LCD面板的集成度，使面板能更窄邊框化和實(shí)現(xiàn)高的解析度?，F(xiàn)有技術(shù)中，傳統(tǒng)的a-Si (amorphous Silicon,非晶娃)G0A電路一般利用預(yù)充電和升壓(boost)電路機(jī)制實(shí)現(xiàn)，其典型移位寄存器電路(Thomason電路)如圖I所示，該電路工作吋，利用STV信號(hào)(起始信號(hào))階段進(jìn)行預(yù)充電(圖中P點(diǎn))，從而實(shí)現(xiàn)移位輸出的高電平方波。該電路中，包括4個(gè)晶體管T1-T4，兩個(gè)電容Cl、C2，在上ー級(jí)信號(hào)作為輸入Input (n-1)、兩個(gè)時(shí)鐘信號(hào)CLKl與CLK2、下一級(jí)的復(fù)位信號(hào)Reset (n+1)以及電壓Voff的控制下形成本行的輸出信號(hào)Row (n)。傳統(tǒng)LTPS GOA(基于低溫多晶娃技術(shù)的陣列基板行驅(qū)動(dòng))電路中移位寄存器如圖2所示，其使用兩個(gè)鎖存器和四個(gè)傳輸門(mén)結(jié)構(gòu)，其中一個(gè)鎖存器用于編程，另ー個(gè)鎖存器用于鎖存輸出信號(hào)，使用傳輸門(mén)控制鎖存器的編程和信號(hào)輸出。由圖I和圖2的電路結(jié)構(gòu)圖可以看出，現(xiàn)有技術(shù)中的GOA電路結(jié)構(gòu)較為復(fù)雜，圖I所示的電路中需要兩個(gè)電容，導(dǎo)致電路占用了較大的空間，不利于實(shí)現(xiàn)面板窄邊化的實(shí)現(xiàn)，同時(shí)電路中存在floating (電位不確定的懸空狀態(tài))，使得輸出電平中存在很多噪音；圖2所示的傳統(tǒng)的移位寄存電路中，需要4個(gè)傳輸門(mén)和兩個(gè)鎖存器，電路結(jié)構(gòu)復(fù)雜，而且必須使用復(fù)雜的CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)エ藝才能實(shí)現(xiàn)，エ藝成本上需要很大的投入。

實(shí)用新型內(nèi)容本實(shí)用新型的主要目的在于提供ー種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置，以減少信號(hào)線(xiàn)布線(xiàn)，使得結(jié)構(gòu)簡(jiǎn)単。[0009]為了達(dá)到上述目的，本實(shí)用新型提供了ー種移位寄存器，包括移位輸入端、鎖存器、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、移位正相輸出端和移位反相輸出端，其中，所述第一薄膜晶體管，柵極與時(shí)鐘信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接；所述第二薄膜晶體管，柵極與所述鎖存器的正相輸出端連接，源極與所述第三薄膜晶體管的漏極連接，漏極與驅(qū)動(dòng)電源的高電平輸出端連接；所述第三薄膜晶體管，柵極與所述鎖存器的反相輸出端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接；所述第一薄膜晶體管的源極與所述移位輸入端連接，所述第二薄膜晶體管的源極與所述移位正相輸出端連接，所述第三薄膜晶體管的柵極與所述移位反相輸出端連接； 所述第一薄膜晶體管、所述第二薄膜晶體管和所述第三薄膜晶體管是n型TFT。實(shí)施時(shí)，所述第一薄膜晶體管的漏極分別與所述第三薄膜晶體管的柵極和所述鎖存器的反相輸出端連接。實(shí)施時(shí)，所述鎖存器包括第一反相器和第二反相器，其中，所述第一反相器的輸入端和所述第二反相器的輸出端連接；所述第一反相器的輸出端與所述第二反相器的輸入端連接；所述第二反相器的輸入端為所述鎖存器的輸入端；所述第一反相器的輸出端為所述鎖存器的反相輸出端；所述第二反相器的輸出端為所述鎖存器的正相輸出端。實(shí)施時(shí)，所述第一反相器包括第四薄膜晶體管、第五薄膜晶體管和第六薄膜晶體管，所述第二反相器包括第七薄膜晶體管、第八薄膜晶體管和第九薄膜晶體管，其中，所述第四薄膜晶體管，柵極和漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極與所述第五薄膜晶體管的柵極連接；所述第五薄膜晶體管，漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極分別與所述第一薄膜晶體管的漏極、所述第三薄膜晶體管的柵極和所述第六薄膜晶體管的漏極連接;所述第六薄膜晶體管，柵極與所述第二薄膜晶體管的柵極連接，源極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第七薄膜晶體管，柵極和漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極與所述第八薄膜晶體管的柵極連接；所述第八薄膜晶體管，漏極分別與所述驅(qū)動(dòng)電源的高電平輸出端連接；所述第九薄膜晶體管，源極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第五薄膜晶體管的源極與所述鎖存器的反相輸出端連接，所述第八薄膜晶體管的源極與所述鎖存器的正相輸出端連接，所述第九薄膜晶體管的柵極與所述鎖存器的輸入端連接；所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管、所述第七薄膜晶體管、所述第八薄膜晶體管和所述第九薄膜晶體管都是n型TFT。實(shí)施時(shí)，所述第五薄膜晶體管的源極與所述第九薄膜晶體管的柵極連接；[0031]所述第六薄膜晶體管的柵極分別與所述第八薄膜晶體管的源極和所述第九薄膜晶體管的漏極連接。本實(shí)用新型還提供了ー種柵極驅(qū)動(dòng)裝置，包括多級(jí)上述的移位寄存器；除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端均和上ー級(jí)移位寄存器的移位反相輸出端連接。本實(shí)用新型還提供了一種顯示裝置，包括上述的柵極驅(qū)動(dòng)裝置。本實(shí)用新型提供了ー種移位寄存器，包括移位輸入端、鎖存器、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和移位輸出端，其中，所述第一薄膜晶體管，柵極與時(shí)鐘信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接；所述第二薄膜晶體管，柵極與所述鎖存器的正相輸出端連接，漏極與所述第三薄膜晶體管的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接；所述第三薄膜晶體管，柵極與所述鎖存器的反相輸出端連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第一薄膜晶體管的漏極與所述移位輸入端連接，所述第二薄膜晶體管的漏極與所述移位輸出端連接；所述第一薄膜晶體管、所述第二薄膜晶體管和所述第三薄膜晶體管是p型TFT。實(shí)施時(shí)，所述第一薄膜晶體管的源極分別與所述第三薄膜晶體管的柵極和所述鎖存器的反相輸出端連接。實(shí)施時(shí)，所述鎖存器包括第一反相器和第二反相器，其中，所述第一反相器的輸入端和所述第二反相器的輸出端連接；所述第一反相器的輸出端與所述第二反相器的輸入端連接；所述第二反相器的輸入端為所述鎖存器的輸入端；所述第二反相器的輸出端為所述鎖存器的正相輸出端；所述第一反相器的輸出端為所述鎖存器的反相輸出端。實(shí)施時(shí)，所述第一反相器包括第四薄膜晶體管和第五薄膜晶體管，所述第二反相器包括第六薄膜晶體管和第七薄膜晶體管，其中，所述第四薄膜晶體管，柵極和漏極分別與所述第一薄膜晶體管的源極、所述第五薄膜晶體管的源極和所述第三薄膜晶體管的柵極連接，源極與所述驅(qū)動(dòng)電源的高電平輸出端連接；所述第五薄膜晶體管，柵極分別與所述第二薄膜晶體管的柵極連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第六薄膜晶體管，柵極和漏極與所述第二薄膜晶體管的柵極連接，源極與所述驅(qū)動(dòng)電源的高電平輸出端連接；所述第七薄膜晶體管，柵極與所述第一薄膜晶體管的源極連接，源極與所述第二薄膜晶體管的柵極連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第七薄膜晶體管的柵極與所述鎖存器的輸入端連接，所述第七薄膜晶體管的源極與所述鎖存器的正相輸出端連接，所述第五薄膜晶體管的源極與所述鎖存器的反相輸入端連接；所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管和所述第七薄膜晶體管是P型TFT。實(shí)施時(shí)，所述第四薄膜晶體管的柵極和漏極與所述第七薄膜晶體管的柵極連接。本實(shí)用新型還提供了ー種柵極驅(qū)動(dòng)裝置，包括多級(jí)上述的移位寄存器；除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端均和上ー級(jí)移位寄存器的輸出端連接。本實(shí)用新型還提供了一種顯示裝置，包括上述的柵極驅(qū)動(dòng)裝置。與現(xiàn)有技術(shù)相比，本實(shí)用新型所述的移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置，僅采用一個(gè)鎖存器即實(shí)現(xiàn)了信號(hào)移位輸出的功能，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線(xiàn)少，級(jí)聯(lián)形成的GOA電路占用面積少，可進(jìn)ー步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。

圖1是現(xiàn)有技術(shù)中a-Si GOA電路中移位寄存器的基本電路結(jié)構(gòu)圖；圖2是現(xiàn)有的技術(shù)中LTPS GOA電路中移位寄存器的基本電路的結(jié)構(gòu)圖；圖3是本實(shí)用新型第一實(shí)施例所述的移位寄存器的電路圖；圖4是本實(shí)用新型第二實(shí)施例所述的移位寄存器的電路圖；圖5是本實(shí)用新型第三實(shí)施例所述的移位寄存器的電路圖；圖6是本實(shí)用新型一實(shí)施例所述的柵極驅(qū)動(dòng)裝置的電路圖；圖7是本實(shí)用新型該實(shí)施例所述的柵極驅(qū)動(dòng)裝置在工作時(shí)的各信號(hào)的時(shí)序圖；圖8是本實(shí)用新型第四實(shí)施例所述的移位寄存器的電路圖；圖9是本實(shí)用新型第五實(shí)施例所述的移位寄存器的電路圖；圖10是本實(shí)用新型第六實(shí)施例所述的移位寄存器的電路圖；圖11本實(shí)用新型該實(shí)施例所述的柵極驅(qū)動(dòng)裝置在工作時(shí)的各信號(hào)的時(shí)序圖；圖12是本實(shí)用新型另ー實(shí)施例所述的柵極驅(qū)動(dòng)裝置的電路圖。
具體實(shí)施方式
為使得本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)表達(dá)得更加清楚明白，
以下結(jié)合附圖及具體實(shí)施例對(duì)本實(shí)用新型再做進(jìn)ー步詳細(xì)的說(shuō)明。如圖3所示，本實(shí)用新型第一實(shí)施例所述的移位寄存器，包括移位輸入端Input、鎖存器31、第一薄膜晶體管Tl、第二薄膜晶體管T2、第三薄膜晶體管T3、移位正相輸出端0utput_Q和移位反相輸出端0utput_QB,其中，所述第一薄膜晶體管Tl，柵極與時(shí)鐘信號(hào)輸入端CK連接，漏極分別與所述第三薄膜晶體管T3的柵極、所述鎖存器31的輸入端和所述鎖存器31的反相輸出端連接；所述第二薄膜晶體管T2，柵極與所述鎖存器的正相輸出端連接，源極與所述第三薄膜晶體管T3的漏極連接，漏極與驅(qū)動(dòng)電源的高電平輸出端連接；所述第三薄膜晶體管T3，源極與驅(qū)動(dòng)電源的低電平輸出端連接；所述第一薄膜晶體管Tl的源極與所述移位輸入端Input連接，所述第二薄膜晶體管T2的源極與所述移位正相輸出端接，所述第三薄膜晶體管T3的柵極與所述移位反相輸出端0utput_QB連接；[0077]Tl工作為所述鎖存器31的輸入端編程，T2、T3工作為所述移位寄存器的輸出端編程;由所述時(shí)鐘信號(hào)輸入 端CK輸入時(shí)鐘信號(hào)；所述驅(qū)動(dòng)電源的高電平輸出端的輸出電壓為VDD，所述驅(qū)動(dòng)電源的低電平輸出端的輸出電壓為VSS;P點(diǎn)為所述鎖存器31的正相輸出端，Q點(diǎn)為所述鎖存器31的反相輸出端；所述第一薄膜晶體管Tl、所述第二薄膜晶體管T2和所述第三薄膜晶體管T3是n型 TFT0圖4是本實(shí)用新型第二實(shí)施例所述的移位寄存器的電路圖。本實(shí)用新型第二實(shí)施例所述的移位寄存器基于本實(shí)用新型第一實(shí)施例所述的移位寄存器。如圖4所示，在本實(shí)用新型第二實(shí)施例所述的移位寄存器中，所述鎖存器31包括第一反相器41和第二反相器42，其中，所述第一反相器41的輸入端和所述第二反相器42的輸出端連接；所述第一反相器41的輸出端與所述第二反相器42的輸入端連接；所述第二反相器42的輸入端為所述鎖存器31的輸入端；所述第一反相器41的輸出端為所述鎖存器31的反相輸出端；所述第二反相器42的輸出端為所述鎖存器31的正相輸出端。如圖5所示，本實(shí)用新型第三實(shí)施例所述的移位寄存器的電路圖。本實(shí)用新型第三實(shí)施例所述的移位寄存器基于本實(shí)用新型第二實(shí)施例所述的移位寄存器。在本實(shí)用新型第三實(shí)施例所述的移位寄存器中，所述第一反相器41包括第四薄膜晶體管T4、第五薄膜晶體管T5和第六薄膜晶體管T6，所述第二反相器包括第七薄膜晶體管17、第八薄膜晶體管T8和第九薄膜晶體管T9，其中，所述第四薄膜晶體管T4，柵極和漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極與所述第五薄膜晶體管T5的柵極連接；所述第五薄膜晶體管T5，漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極分別與所述第一薄膜晶體管Tl的漏極、所述第三薄膜晶體管T3的柵極、第六薄膜晶體管T6的漏極和所述第九薄膜晶體管T9的柵極連接；所述第六薄膜晶體管，柵極分別與所述第二薄膜晶體管T2的柵極、所述第八薄膜晶體管T8的源極和所述第九薄膜晶體管T9的漏極連接，源極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第七薄膜晶體管17，柵極和漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極與所述第八薄膜晶體管T8的柵極連接；所述第八薄膜晶體管T8，漏極分別與所述驅(qū)動(dòng)電源的高電平輸出端連接；所述第九薄膜晶體管T9，源極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第五薄膜晶體管T5的源極與所述鎖存器的反相輸出端連接，所述第八薄膜晶體管T8的源極與所述鎖存器的正相輸出端連接，所述第九薄膜晶體管T9的柵極與所述鎖存器的輸入端連接；其中，所述第四薄膜晶體管T4、所述第五薄膜晶體管T5、所述第六薄膜晶體管T6、所述第七薄膜晶體管H、所述第八薄膜晶體管T8和所述第九薄膜晶體管T9都是n型TFT。[0099]如圖6所示，本實(shí)用新型一實(shí)施例所述的柵極驅(qū)動(dòng)裝置包括多級(jí)上述的移位寄存器；除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端Input均和與該移位寄存器相鄰的上ー級(jí)移位寄存器的移位反相輸出端0utput_QB連接；第一級(jí)移位寄存器的移位輸入端Input與起始信號(hào)輸入端連接，該起始信號(hào)輸入端輸入起始信號(hào)STV ；奇數(shù)級(jí)移位寄存器的時(shí)鐘信號(hào)輸入端CK與第一時(shí)鐘信號(hào)輸出端CLK連接；偶數(shù)級(jí)移位寄存器的時(shí)鐘信號(hào)輸入端CK與第二時(shí)鐘信號(hào)輸入端CLKB連接；所述第一時(shí)鐘信號(hào)輸出端CLK輸出的第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)輸出端CLKB輸出的第二時(shí)鐘信號(hào)是相位相反的時(shí)鐘信號(hào)；其中，N為該柵極驅(qū)動(dòng)裝置包括的移位寄存器的級(jí)數(shù)，n為小于N的正整數(shù)。 如圖7所示，本實(shí)用新型該實(shí)施例所述的柵極驅(qū)動(dòng)裝置在工作時(shí)，第(n-1)級(jí)移位寄存器的移位正相輸出端Output_Q(n-l)輸出的信號(hào)、第n級(jí)移位寄存器的移位輸入端Input (n)輸入的信號(hào)(即第(n-1)級(jí)移位寄存器的移位反相輸出端0utput_QB (n_l)輸出的信號(hào))、時(shí)鐘信號(hào)CK、第n級(jí)移位寄存器的移位正相輸出端0utput_Q(n)輸出的信號(hào)、第n級(jí)移位寄存器的移位反相輸出端Output_QB(n)輸出的信號(hào)，以及第(n+1)級(jí)移位寄存器的移位正相輸出端Output_Q(n+l)輸出的信號(hào)的時(shí)序圖。如圖7所示，本實(shí)用新型該實(shí)施例所述的柵極驅(qū)動(dòng)裝置在工作吋，①階段第(n-1)級(jí)移位寄存器的移位正相輸出端Output_Q(n-l)輸出的信號(hào)為高電平，第n級(jí)移位寄存器的移位輸入端Input (n)輸入的信號(hào)為低電平，時(shí)鐘信號(hào)CK為低電平，Tl關(guān)閉，因而第n級(jí)移位寄存器包括的鎖存器繼續(xù)保持上ー階段的輸出信號(hào)，該鎖存器上ー階段的輸出信號(hào)為低電平，因此本階段第n級(jí)移位寄存器的移位正相輸出端0utput_Q(n)的輸出信號(hào)仍為低電平,第n級(jí)反相輸出端Output_QB(n)輸出的信號(hào)仍為高電平；②階段時(shí)鐘信號(hào)CK為高電平，Tl開(kāi)啟，而第n級(jí)移位寄存器的移位輸入端Input (n)輸入的信號(hào)仍為低電平，該低電平使得第n級(jí)移位寄存器包括的鎖存器相對(duì)于先前保持的信號(hào)產(chǎn)生翻轉(zhuǎn)，該鎖存器正相輸出高電平，反相輸出低電平，因而T2開(kāi)啟，T3關(guān)閉，第n級(jí)移位寄存器的移位正相輸出端0utput_Q(n)的輸出信號(hào)為高電平，第n級(jí)移位寄存器的移位反相輸出端Output_QB(n)輸出的信號(hào)為低電平；③階段時(shí)鐘信號(hào)CLK為低電平，Tl關(guān)閉，第(n-1)級(jí)移位寄存器的移位反相輸出端Output_QB(n-l)輸出的信號(hào)(即第n級(jí)移位寄存器的移位輸入端Input (n)輸入的信號(hào))跳變?yōu)楦唠娖?，由于Tl的關(guān)閉，該高電平不能輸入，因而第n級(jí)移位寄存器包括的鎖存器繼續(xù)保持上一階段的信號(hào)，使第n級(jí)移位寄存器包括的移位寄存器正相輸出端0utput_Q(n)輸出的信號(hào)仍為高電平，第n級(jí)移位寄存器包括的移位寄存器的移位反相輸出端0utput_QB (n)輸出的信號(hào)為仍低電平，而此時(shí)CLKB為高電平，因而第n級(jí)移位寄存器包括的移位寄存器的移位反相輸出端Output_QB(n)輸出的低電平得以輸入第(n+1)級(jí)移位寄存器，使第(n+1)級(jí)移位寄存器中的鎖存器翻轉(zhuǎn)，使得第(n+1)級(jí)移位寄存器的移位正相輸出端Output_Q(n+l)輸出的信號(hào)為高電平；④階段CLK為高電平，CLKB為低電平，Tl開(kāi)啟，由于第n級(jí)移位寄存器的移位反相輸出端Output_QB(n)輸出的信號(hào)(即第n級(jí)移位寄存器的移位輸入端Input (n)輸入的信號(hào))為高電平，因此該高電平從第n級(jí)移位寄存器的移位輸入端Input (n)輸入第n級(jí)移位寄存器，使得第n級(jí)移位寄存器包括的鎖存器相對(duì)于先前保持的信號(hào)產(chǎn)生翻轉(zhuǎn)，該鎖存器正相輸出低電平，而鎖存器的反相輸出高電平，因而T2關(guān)閉，T3開(kāi)啟，第n級(jí)移位寄存器的移位正相輸出端Output_Q(n)輸出的信號(hào)為低電平,而第n級(jí)移位寄存器的移位反相輸出端Output_QB (n)輸出的信號(hào)為高電平，但CLKB為低電平，使得第n級(jí)移位寄存器的移位反相輸出端Output_QB(n)輸出的高電平無(wú)法進(jìn)入到第(n+1)級(jí)移位寄存器，因此使得第(n+1)級(jí)移位寄存器包括的鎖存器仍保持上一階段的信號(hào)，第(n+1)級(jí)移位寄存器的移位正相輸出端Output_Q(n+l)輸出的信號(hào)為高電平；⑤階段CLK為低電平，CLKB為高電平，Tl關(guān)閉，第(n_l)級(jí)移位寄存器的移位反相輸出端Output_QB(n-l)輸出的信號(hào)(即第n級(jí)移位寄存器的移位輸入端Input (n)輸入的信號(hào))為高電平，第n級(jí)移位寄存器繼續(xù)保持上一階段的信號(hào)，第n級(jí)移位寄存器的移位正相輸出端0utput_Q(n)輸出的信號(hào)為低電平，第n級(jí)移位寄存器的移位反相輸出端0utput_QB (n)輸出的信號(hào)為高電平，CLKB為高電平使得第n級(jí)移位寄存器的移位反相輸出端Output_QB(n)輸出的高電平得以進(jìn)入第(n+1)級(jí)移位寄存器，使得第(n+1)級(jí)移位寄存 器包括的鎖存器相對(duì)于先前保持的信號(hào)產(chǎn)生翻轉(zhuǎn)，因此第(n+1)級(jí)移位寄存器的移位正相輸出端Output_Q(n+l)輸出的信號(hào)變?yōu)榈碗娖?。如圖8所示，本實(shí)用新型第四實(shí)施例所述的移位寄存器，包括鎖存器81、第一薄膜晶體管Tl、第二薄膜晶體管T2和第三薄膜晶體管T3，其中，所述第一薄膜晶體管Tl，柵極與時(shí)鐘信號(hào)輸入端CK連接，源極分別與所述第三薄膜晶體管T3的柵極、所述鎖存器81的輸入端和所述鎖存器81的反相輸出端連接；所述第二薄膜晶體管T2，柵極與所述鎖存器81的正相輸出端連接，漏極與所述第三薄膜晶體管T3的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接；所述第三薄膜晶體管T3，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第一薄膜晶體管Tl的漏極與所述移位寄存器的移位輸入端Input連接，所述第二薄膜晶體管T2的漏極與所述移位寄存器的輸出端Output連接；由所述時(shí)鐘信號(hào)輸入端CK輸入時(shí)鐘信號(hào)；所述驅(qū)動(dòng)電源的高電平輸出端的輸出電壓為VDD，所述驅(qū)動(dòng)電源的低電平輸出端的輸出電壓為VSS;P點(diǎn)為所述鎖存器81的正相輸出端，Q點(diǎn)為所述鎖存器81的反相輸出端；所述第一薄膜晶體管Tl、所述第二薄膜晶體管T2和所述第三薄膜晶體管T3是p型 TFT0圖9是本實(shí)用新型第五實(shí)施例所述的移位寄存器的電路圖。本實(shí)用新型第五實(shí)施例所述的移位寄存器基于本實(shí)用新型第四實(shí)施例所述的移位寄存器。如圖9所示，所述鎖存器包括第一反相器91和第二反相器92，其中，所述第一反相器91的輸入端和所述第二反相器92的輸出端連接；所述第一反相器91的輸出端與所述第二反相器92的輸入端連接；所述第二反相器92的輸入端為所述鎖存器81的輸入端；所述第二反相器92的輸出端為所述鎖存器81的正相輸出端；所述第一反相器91的輸出端為所述鎖存器81的反相輸出端。[0128]圖10是本實(shí)用新型第六實(shí)施例所述的移位寄存器的電路圖。本實(shí)用新型第六實(shí)施例所述的移位寄存器基于本實(shí)用新型第五實(shí)施例所述的移位寄存器。如圖10所示，所述第一反相器91包括第四薄膜晶體管T4和第五薄膜晶體管T5，所述第二反相器92包括第六薄膜晶體管T6和第七薄膜晶體管17，其中，所述第四薄膜晶體管T4，柵極和漏極分別與所述第一薄膜晶體管Tl的源極、所述第五薄膜晶體管T5的源極、所述第七薄膜晶體管T7的柵極和所述第三薄膜晶體管T3的柵極連接，源極與所述驅(qū)動(dòng)電源的高電平輸出端連接；所述第五薄膜晶體管T5，柵極分別與所述第二薄膜晶體管T2的柵極連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第六薄膜晶體管，柵極和漏極與所述第二薄膜晶體管T2的柵極連接，源極與所述驅(qū)動(dòng)電源的高電平輸出端連接；所述第七薄膜晶體管，柵極與所述第一薄膜晶體管Tl的源極連接，源極與所述第ニ薄膜晶體管T2的柵極連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第七薄膜晶體管T7的柵極與所述鎖存器81的輸入端連接，所述第七薄膜晶體管T7的源極與所述鎖存器81的正相輸出端連接，所述第五薄膜晶體管T5的源極與所述鎖存器81的反相輸入端連接；所述第四薄膜晶體管T4、所述第五薄膜晶體管T5、所述第六薄膜晶體管T6和所述第七薄膜晶體管17是p型TFT。如圖12所示，本實(shí)用新型另ー實(shí)施例所述的柵極驅(qū)動(dòng)裝置包括多級(jí)第四實(shí)施例、第五實(shí)施例或第六實(shí)施例所述的移位寄存器；除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端Input均和與該移位寄存器相鄰的上ー級(jí)移位寄存器的輸出端Output連接；第一級(jí)移位寄存器的移位輸入端Input與起始信號(hào)輸入端連接，該起始信號(hào)輸入端輸入起始信號(hào)STV ；奇數(shù)級(jí)移位寄存器的時(shí)鐘信號(hào)輸入端CK與第一時(shí)鐘信號(hào)輸出端CLK連接；偶數(shù)級(jí)移位寄存器的時(shí)鐘信號(hào)輸入端CK與第二時(shí)鐘信號(hào)輸入端CLKB連接；所述第一時(shí)鐘信號(hào)輸出端CLK輸出的第一時(shí)鐘信號(hào)和所述第二時(shí)鐘信號(hào)輸出端CLKB輸出的第二時(shí)鐘信號(hào)是相位相反的時(shí)鐘信號(hào)；其中，N為該柵極驅(qū)動(dòng)裝置包括的移位寄存器的級(jí)數(shù)，n為小于N的正整數(shù)。本實(shí)用新型實(shí)施例中柵極驅(qū)動(dòng)裝置可以為L(zhǎng)TPS (Low TemperaturePoly-silicon，低溫多晶硅)或a_Si(非晶硅)的陣列基板行驅(qū)動(dòng)電路(G0A)，也可以為OLED(Organic Light Emitting Diode,有機(jī)發(fā)光二極體顯示面板)驅(qū)動(dòng)電路。最后，本實(shí)用新型實(shí)施例還提供了一種顯示裝置，其包括有上述柵極驅(qū)動(dòng)裝置。所述顯示裝置可以為液晶面板、電子紙、OLED面板、液晶電視、液晶顯示器、數(shù)碼相框、手機(jī)、平板電腦等具有任何顯示功能的產(chǎn)品或部件。本實(shí)用新型所述的鎖存器除了可以由全n型TFT構(gòu)成或由全p型TFT構(gòu)成外，還可以由P型TFT和n型TFT混合構(gòu)成，當(dāng)然現(xiàn)在一般提到反相器，最典型的結(jié)構(gòu)就是由P型TFT和n型TFT混合構(gòu)成的結(jié)構(gòu)，因此本實(shí)用新型不僅適用于a_siエ藝，還適用于PMOS(P溝道金屬氧化物半導(dǎo)體)，NMOS (N溝道金屬氧化物半導(dǎo)體)以及CMOSエ藝。以上說(shuō)明對(duì)本實(shí)用新型而言只是說(shuō)明性的，而非限制性的，本領(lǐng)域普通技術(shù)人員理解，在不脫離所附權(quán)利要求所限定的精神和范圍 的情況下，可做出許多修改、變化或等效，但都將落入本實(shí)用新型的保護(hù)范圍內(nèi)。
權(quán)利要求1.ー種移位寄存器，其特征在于，包括移位輸入端、鎖存器、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、移位正相輸出端和移位反相輸出端，其中， 所述第一薄膜晶體管，柵極與時(shí)鐘信號(hào)輸入端連接，漏極與所述鎖存器的輸入端連接; 所述第二薄膜晶體管，柵極與所述鎖存器的正相輸出端連接，源極與所述第三薄膜晶體管的漏極連接，漏極與驅(qū)動(dòng)電源的高電平輸出端連接； 所述第三薄膜晶體管，柵極與所述鎖存器的反相輸出端連接，源極與驅(qū)動(dòng)電源的低電平輸出端連接； 所述第一薄膜晶體管的源極與所述移位輸入端連接，所述第二薄膜晶體管的源極與所述移位正相輸出端連接，所述第三薄膜晶體管的柵極與所述移位反相輸出端連接； 所述第一薄膜晶體管、所述第二薄膜晶體管和所述第三薄膜晶體管是n型TFT。
2.如權(quán)利要求I所述的移位寄存器，其特征在干， 所述第一薄膜晶體管的漏極分別與所述第三薄膜晶體管的柵極和所述鎖存器的反相輸出端連接。
3.如權(quán)利要求I或2所述的移位寄存器，其特征在于，所述鎖存器包括第一反相器和第ニ反相器，其中， 所述第一反相器的輸入端和所述第二反相器的輸出端連接； 所述第一反相器的輸出端與所述第二反相器的輸入端連接； 所述第二反相器的輸入端為所述鎖存器的輸入端； 所述第一反相器的輸出端為所述鎖存器的反相輸出端； 所述第二反相器的輸出端為所述鎖存器的正相輸出端。
4.如權(quán)利要求3所述的移位寄存器，其特征在于，所述第一反相器包括第四薄膜晶體管、第五薄膜晶體管和第六薄膜晶體管，所述第二反相器包括第七薄膜晶體管、第八薄膜晶體管和第九薄膜晶體管，其中， 所述第四薄膜晶體管，柵極和漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極與所述第五薄膜晶體管的柵極連接； 所述第五薄膜晶體管，漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極分別與所述第一薄膜晶體管的漏極、所述第三薄膜晶體管的柵極和所述第六薄膜晶體管的漏極連接； 所述第六薄膜晶體管，柵極與所述第二薄膜晶體管的柵極連接，源極與所述驅(qū)動(dòng)電源的低電平輸出端連接； 所述第七薄膜晶體管，柵極和漏極與所述驅(qū)動(dòng)電源的高電平輸出端連接，源極與所述第八薄膜晶體管的柵極連接； 所述第八薄膜晶體管，漏極分別與所述驅(qū)動(dòng)電源的高電平輸出端連接； 所述第九薄膜晶體管，源極與所述驅(qū)動(dòng)電源的低電平輸出端連接； 所述第五薄膜晶體管的源極與所述鎖存器的反相輸出端連接，所述第八薄膜晶體管的源極與所述鎖存器的正相輸出端連接，所述第九薄膜晶體管的柵極與所述鎖存器的輸入端連接； 所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管、所述第七薄膜晶體管、所述第八薄膜晶體管和所述第九薄膜晶體管都是n型TFT。
5.如權(quán)利要求4所述的柵極驅(qū)動(dòng)裝置，其特征在干， 所述第五薄膜晶體管的源極與所述第九薄膜晶體管的柵極連接； 所述第六薄膜晶體管的柵極分別與所述第八薄膜晶體管的源極和所述第九薄膜晶體管的漏極連接。
6.ー種柵極驅(qū)動(dòng)裝置，其特征在于，包括多級(jí)如權(quán)利要求I至5中任ー權(quán)利要求所述的移位寄存器； 除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端均和上ー級(jí)移位寄存器的移位反相輸出端連接。
7.—種顯示裝置，其特征在于，包括如權(quán)利要求6所述的柵極驅(qū)動(dòng)裝置。
8.—種移位寄存器,其特征在于,包括移位輸入端、鎖存器、第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管和移位輸出端，其中， 所述第一薄膜晶體管，柵極與時(shí)鐘信號(hào)輸入端連接，源極與所述鎖存器的輸入端連接; 所述第二薄膜晶體管，柵極與所述鎖存器的正相輸出端連接，漏極與所述第三薄膜晶體管的源極連接，源極與驅(qū)動(dòng)電源的高電平輸出端連接； 所述第三薄膜晶體管，柵極與所述鎖存器的反相輸出端連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接； 所述第一薄膜晶體管的漏極與所述移位輸入端連接，所述第二薄膜晶體管的漏極與所述移位輸出端連接； 所述第一薄膜晶體管、所述第二薄膜晶體管和所述第三薄膜晶體管是p型TFT。
9.如權(quán)利要求8所述的移位寄存器，其特征在于，所述第一薄膜晶體管的源極分別與所述第三薄膜晶體管的柵極和所述鎖存器的反相輸出端連接。
10.如權(quán)利要求8或9所述的移位寄存器，其特征在于，所述鎖存器包括第一反相器和第二反相器，其中， 所述第一反相器的輸入端和所述第二反相器的輸出端連接； 所述第一反相器的輸出端與所述第二反相器的輸入端連接； 所述第二反相器的輸入端為所述鎖存器的輸入端； 所述第二反相器的輸出端為所述鎖存器的正相輸出端； 所述第一反相器的輸出端為所述鎖存器的反相輸出端。
11.如權(quán)利要求10所述的移位寄存器，其特征在于，所述第一反相器包括第四薄膜晶體管和第五薄膜晶體管，所述第二反相器包括第六薄膜晶體管和第七薄膜晶體管，其中， 所述第四薄膜晶體管，柵極和漏極分別與所述第一薄膜晶體管的源極、所述第五薄膜晶體管的源極和所述第三薄膜晶體管的柵極連接，源極與所述驅(qū)動(dòng)電源的高電平輸出端連接; 所述第五薄膜晶體管，柵極分別與所述第二薄膜晶體管的柵極連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第六薄膜晶體管，柵極和漏極與所述第二薄膜晶體管的柵極連接，源極與所述驅(qū)動(dòng)電源的高電平輸出端連接； 所述第七薄膜晶體管，柵極與所述第一薄膜晶體管的源極連接，源極與所述第二薄膜晶體管的柵極連接，漏極與所述驅(qū)動(dòng)電源的低電平輸出端連接；所述第七薄膜晶體管的柵極與所述鎖存器的輸入端連接，所述第七薄膜晶體管的源極與所述鎖存器的正相輸出端連接，所述第五薄膜晶體管的源極與所述鎖存器的反相輸入端連接； 所述第四薄膜晶體管、所述第五薄膜晶體管、所述第六薄膜晶體管和所述第七薄膜晶體管是P型TFT。
12.如權(quán)利要求11所述的柵極驅(qū)動(dòng)裝置，其特征在于，所述第四薄膜晶體管的柵極和漏極與所述第七薄膜晶體管的柵極連接。
13.ー種柵極驅(qū)動(dòng)裝置，其特征在于，包括多級(jí)如權(quán)利要求8至12中任ー權(quán)利要求所述的移位寄存器； 除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端均和上ー級(jí)移位寄存器的輸出端連接。
14.一種顯示裝置，其特征在于，包括如權(quán)利要求13所述的柵極驅(qū)動(dòng)裝置。
專(zhuān)利摘要本實(shí)用新型提供了一種移位寄存器、柵極驅(qū)動(dòng)裝置和顯示裝置。所述移位寄存器包括鎖存器、第一薄膜晶體管、第二薄膜晶體管和第三薄膜晶體管。所述柵極驅(qū)動(dòng)裝置包括多級(jí)所述移位寄存器；除第一級(jí)移位寄存器之外，其余每個(gè)移位寄存器的移位輸入端均和上一級(jí)移位寄存器的移位反相輸出端連接。本實(shí)用新型僅采用一個(gè)鎖存器即實(shí)現(xiàn)了信號(hào)移位輸出的功能，電路結(jié)構(gòu)簡(jiǎn)單、信號(hào)布線(xiàn)少，級(jí)聯(lián)形成的GOA電路占用面積少，可進(jìn)一步減少對(duì)顯示面板的顯示面積的占用，從而實(shí)現(xiàn)顯示器件的高解析度和窄邊框化。
文檔編號(hào)G09G3/20GK202650488SQ20122015472
公開(kāi)日2013年1月2日 申請(qǐng)日期2012年4月12日 優(yōu)先權(quán)日2012年4月12日
發(fā)明者青海剛, 祁小敬 申請(qǐng)人:京東方科技集團(tuán)股份有限公司, 成都京東方光電科技有限公司