專(zhuān)利名稱(chēng)：柵線(xiàn)驅(qū)動(dòng)方法、移位寄存器及柵線(xiàn)驅(qū)動(dòng)裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及液晶顯示技術(shù)領(lǐng)域，尤其涉及一種柵線(xiàn)驅(qū)動(dòng)方法、移位寄存器及柵線(xiàn)驅(qū)動(dòng)裝置。
背景技術(shù)：
液晶顯示的像素陣列包括交錯(cuò)的多行柵線(xiàn)和多列數(shù)據(jù)線(xiàn)。其中，對(duì)柵線(xiàn)的驅(qū)動(dòng)可以通過(guò)貼附的集成驅(qū)動(dòng)電路實(shí)現(xiàn)。然而近幾年隨著非晶硅薄膜工藝的不斷提高，也可以將柵極驅(qū)動(dòng)電路集成在薄膜晶體管陣列基板上構(gòu)成移位寄存器來(lái)對(duì)柵線(xiàn)進(jìn)行驅(qū)動(dòng)。
由多個(gè)移位寄存器構(gòu)成的柵線(xiàn)驅(qū)動(dòng)裝置為像素陣列的多行柵線(xiàn)提供開(kāi)關(guān)信號(hào)，從而控制多行柵線(xiàn)依序打開(kāi)，并由對(duì)應(yīng)行的數(shù)據(jù)線(xiàn)向像素陣列中的像素電極充電，以形成顯示圖像的各灰階所需要的灰度電壓，進(jìn)而顯示每一幀圖像。在每個(gè)移位寄存器中，需要薄膜晶體管的開(kāi)啟和關(guān)斷來(lái)實(shí)現(xiàn)對(duì)應(yīng)行的柵線(xiàn)的打開(kāi)或關(guān)閉。但在實(shí)際工作過(guò)程中，使用一段時(shí)間后薄膜晶體管會(huì)因?yàn)榘l(fā)生閾值電壓偏移(這里指正向偏移，即閾值電壓的增加)而無(wú)法正常開(kāi)啟。開(kāi)啟薄膜晶體管的閾值電壓的增加與其源極和柵極上加載的電壓有關(guān)，源極和柵極上加載的電壓越大、時(shí)間越長(zhǎng)，開(kāi)啟薄膜晶體管的閾值電壓的增加就越大。因此如果一直為一個(gè)薄膜晶體管加壓，則該薄膜晶體管的閾值電壓偏移也會(huì)一直增大，使得該薄膜晶體管無(wú)法正常打開(kāi)，最終導(dǎo)致移位寄存器電路無(wú)法正常工作。

發(fā)明內(nèi)容
本發(fā)明的實(shí)施例提供一種柵線(xiàn)驅(qū)動(dòng)方法、移位寄存器及柵線(xiàn)驅(qū)動(dòng)裝置，能夠提高移位寄存器工作的穩(wěn)定性。為達(dá)到上述目的，本發(fā)明的實(shí)施例采用如下技術(shù)方案本發(fā)明一方面提供了一種柵線(xiàn)驅(qū)動(dòng)方法，包括降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移；為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開(kāi)啟薄膜晶體管，從而為與所述移位寄存器對(duì)應(yīng)的各行柵線(xiàn)提供行掃描信號(hào)以驅(qū)動(dòng)該行柵線(xiàn)打開(kāi)或關(guān)閉。本發(fā)明另一方面還提供了一種移位寄存器，包括第一薄膜晶體管，其柵極和源極連接在一起與上級(jí)觸發(fā)信號(hào)端連接、漏極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)連接；第二薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接、源極與時(shí)鐘信號(hào)端連接、漏極與本級(jí)輸出端連接；第三薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接、源極與時(shí)鐘信號(hào)端連接、漏極與下級(jí)觸發(fā)信號(hào)端連接；電容，連接在所述第一節(jié)點(diǎn)與本級(jí)輸出端之間；復(fù)位模塊，連接在作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)、時(shí)鐘信號(hào)端和低電平信號(hào)端之間，用于在本級(jí)輸出完成后為所述第二薄膜晶體管的漏極和柵極加載低電平；反饋接收模塊，連接在所述第一節(jié)點(diǎn)、低電平信號(hào)端和本級(jí)輸出端之間，并與下級(jí)反饋信號(hào)端連接，用于接收下級(jí)反饋信號(hào)以將所述第一節(jié)點(diǎn)和本級(jí)輸出端的電平拉低。
本發(fā)明再一方面還提供了一種柵線(xiàn)驅(qū)動(dòng)裝置，包括相互串聯(lián)的多個(gè)如上所述的移位寄存器。本發(fā)明實(shí)施例提供了一種柵線(xiàn)驅(qū)動(dòng)方法、移位寄存器和柵線(xiàn)驅(qū)動(dòng)裝置，如果長(zhǎng)時(shí)間為一個(gè)薄膜晶體管的柵極加壓，則容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過(guò)在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過(guò)勢(shì)壘而到達(dá)薄膜晶體管的源極，從而降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長(zhǎng)了移位寄存器的工作壽命。


圖I為本發(fā)明實(shí)施例中柵線(xiàn)驅(qū)動(dòng)方法的示意圖；圖2為本發(fā)明實(shí)施例移位寄存器的不意圖；圖3為本發(fā)明移位寄存器的一個(gè)具體實(shí)施例的示意圖；圖4為圖3所不移位寄存器的時(shí)序控制圖；圖5為圖3所示移位寄存器在tl階段的工作示意圖；圖6為圖3所示移位寄存器在t2階段的工作示意圖；圖7為圖3所示移位寄存器在t3階段的工作示意圖；圖8為圖3所示移位寄存器在t4階段的工作示意圖；圖9為本發(fā)明實(shí)施例柵線(xiàn)驅(qū)動(dòng)裝置的示意圖。
具體實(shí)施例方式下面結(jié)合附圖對(duì)本發(fā)明實(shí)施例柵線(xiàn)驅(qū)動(dòng)方法、移位寄存器和柵線(xiàn)驅(qū)動(dòng)裝置進(jìn)行詳細(xì)描述。應(yīng)當(dāng)明確，所描述的實(shí)施例僅僅是本發(fā)明的一部分實(shí)施例，而不是全部的實(shí)施例?；诒景l(fā)明中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒(méi)有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。需要說(shuō)明的是本發(fā)明實(shí)施例中定義的源極、漏極其實(shí)名稱(chēng)是可以互換的，而且圖中的箭頭方向僅表示TFT導(dǎo)通，并不表示導(dǎo)通方向。如圖I所示，為本發(fā)明柵線(xiàn)驅(qū)動(dòng)方法的示意圖。所述柵線(xiàn)驅(qū)動(dòng)方法包括步驟11，降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移；步驟12，為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開(kāi)啟薄膜晶體管，從而為與所述移位寄存器對(duì)應(yīng)的各行柵線(xiàn)提供行掃描信號(hào)以驅(qū)動(dòng)該行柵線(xiàn)打開(kāi)或關(guān)閉。本發(fā)明實(shí)施例提供的柵線(xiàn)驅(qū)動(dòng)方法，由于如果一直為一個(gè)薄膜晶體管加壓，則容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過(guò)降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長(zhǎng)了移位寄存器的工作壽命。
由上面所述可知，薄膜晶體管上閾值電壓的偏移一般是由于在柵絕緣層上形成和積累的電子造成的，因此上述步驟11，降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移可以包括步驟111，使在柵絕緣層上積累的電子到達(dá)薄膜晶體管的源極，以降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移。需要說(shuō)明的是，除了在柵絕緣層上形成并積累電子能夠造成薄膜晶體管的閾值電壓偏移之外，其它原因也能造成閾值電壓偏移，如鈍化層上的電子積累等。為此，本實(shí)施例中降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移不僅可以包括如上步驟111，還可以包括其它的步驟，如使鈍化層上積累的電子達(dá)到薄膜晶體管的源極等。上述步驟111，使在柵絕緣層上積累的電子到達(dá)薄膜晶體管的源極包括為薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路，以使在柵絕緣層上積累的電子到達(dá)薄膜晶體管的源極。為薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路后，根據(jù)隧道效應(yīng)和量子力學(xué)原理，能夠使在柵絕緣層中形成并積累的電子穿過(guò)勢(shì)壘而到達(dá)薄膜晶體管的源極，從而減小由于柵絕緣層中電子的積累而造成的薄膜晶體管閾值電壓偏移。下面，利用所述的柵線(xiàn)驅(qū)動(dòng)方法，設(shè)計(jì)制作了一種移位寄存器，該移位寄存器具有較高的工作穩(wěn)定性。舉例而言，如圖2所示，本實(shí)施例中的移位寄存器包括三個(gè)薄膜晶體管，一個(gè)存儲(chǔ)電容，一個(gè)復(fù)位模塊、一個(gè)反饋接收模塊和相應(yīng)的輸入輸出端。具體包括第一薄膜晶體管M1，其柵極和源極連接在一起與上級(jí)觸發(fā)信號(hào)端Input(n)連接、漏極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)PU連接。其作用是當(dāng)接收到由上級(jí)觸發(fā)信號(hào)端Input (η)發(fā)送的高電平信號(hào)時(shí)控制移位寄存器開(kāi)始工作。其中上級(jí)觸發(fā)信號(hào)端Input (η)在上級(jí)移位寄存器(即第η-i級(jí)移位寄存器)的本級(jí)輸出端Output (η-i)為高電平輸出時(shí)接收到高電平信號(hào)。第二薄膜晶體管M2，其柵極與第一節(jié)點(diǎn)PU連接、源極與時(shí)鐘信號(hào)端連接、漏極與本級(jí)輸出端Output (η)連接。其作用是為本級(jí)輸出端Output (η)提供高電平輸出，以驅(qū)動(dòng)與本級(jí)移位寄存器(即第η級(jí)移位寄存器)對(duì)應(yīng)的一行柵線(xiàn)打開(kāi)。第三薄膜晶體管M3，其柵極與第一節(jié)點(diǎn)PU連接、源極與時(shí)鐘信號(hào)端連接、漏極與下級(jí)觸發(fā)信號(hào)端Input (η+1)連接。其作用是為下級(jí)移位寄存器(即第η+1級(jí)移位寄存器)提供觸發(fā)信號(hào)，以控制下級(jí)移位寄存器開(kāi)始工作。電容Cl,連接在第一節(jié)點(diǎn)PU與本級(jí)輸出端Output (η)之間。復(fù)位模塊I,連接在作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)PU時(shí)鐘信號(hào)端和低電平信號(hào)端Vss之間，用于在本級(jí)輸出完成后為第二薄膜晶體管M2的漏極和柵極加載低電平；反饋接收模塊2，連接在第一節(jié)點(diǎn)PU、低電平信號(hào)端Vss和本級(jí)輸出端Output (η)之間，并與下級(jí)反饋信號(hào)端Reset (η+1)連接，用于接收下級(jí)反饋信號(hào)以將第一節(jié)點(diǎn)PU和本級(jí)輸出端Output (η)的電平拉低。本發(fā)明實(shí)施例提供的移位寄存器，由于如果一直為一個(gè)薄膜晶體管加壓，則容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過(guò)在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過(guò)勢(shì)壘而到達(dá)薄膜晶體管的源極，從而降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長(zhǎng)了移位寄存器的工作壽命。
這里需要說(shuō)明的是，由于柵絕緣層上電子的形成和積累，使得移位寄存器中各薄膜晶體管的閾值電壓均產(chǎn)生了偏移，因此可以為移位寄存器中的各薄膜晶體管設(shè)置復(fù)位模塊1，以在移位寄存器的本級(jí)輸出完成后在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路，從而使柵絕緣層中的電子到達(dá)薄膜晶體管的源極，以降低薄膜晶體管的閾值電壓偏移。其中由于在移位寄存器中，第二薄膜晶體管M2能夠?qū)〞r(shí)鐘信號(hào)端和本級(jí)輸出端，從而使與該移位寄存器對(duì)應(yīng)的一行柵線(xiàn)打開(kāi)，因此該第二薄膜晶體管M2在移位寄存器中具有非常重要的作用，一旦該第二薄膜晶體管M2由于閾值電壓偏移而無(wú)法正常開(kāi)啟，則將影響顯示效果。此外，該第二薄膜晶體管M2上的工作電流一般較大，容易引起閾值電壓偏移。因此本實(shí)施例中以第二薄膜晶體管M2為例說(shuō)明如何通過(guò)復(fù)位模塊I來(lái)降低其閾值電壓偏移。應(yīng)當(dāng)理解，本說(shuō)明是示例性的，而不是限制性的。
如圖3所示，為本發(fā)明移位寄存器一個(gè)具體實(shí)施例的示意圖。由圖3可知所述移位寄存器包括十四個(gè)薄膜晶體管、一個(gè)存儲(chǔ)電容和相應(yīng)的輸入輸出端。其中該十四個(gè)薄膜晶體管分別為第一薄膜晶體管Ml、第二薄膜晶體管M2、第三薄膜晶體管M3、第四薄膜晶體管M4、第五薄膜晶體管M5、第六薄膜晶體管M6、第七薄膜晶體管M7、第八薄膜晶體管M8、第九薄膜晶體管M9、第十薄膜晶體管MlO和第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管T2、第三復(fù)位薄膜晶體管T3和第四復(fù)位薄膜晶體管T4。存儲(chǔ)電容為電容Cl。輸入輸出端包括接收上級(jí)移位寄存器觸發(fā)信號(hào)的上級(jí)觸發(fā)信號(hào)端Input (η)、為本級(jí)移位寄存器輸出電平信號(hào)的本級(jí)輸出端Output (η)、為下級(jí)移位寄存器發(fā)送觸發(fā)信號(hào)的下級(jí)觸發(fā)信號(hào)端Input (η+1)、接收下級(jí)移位寄存器反饋信號(hào)的下級(jí)反饋信號(hào)端Reset (η+1)、低電平信號(hào)端Vss,以及時(shí)鐘信號(hào)端，該時(shí)鐘信號(hào)端包括周期性交替使用的第一時(shí)鐘信號(hào)端CLK和第二時(shí)鐘信號(hào)端CLKB。具體地，第一薄膜晶體管Μ1，其柵極和源極連接在一起與上級(jí)觸發(fā)信號(hào)端Input (η)連接、漏極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)PU連接；第二薄膜晶體管M2,其柵極與第一節(jié)點(diǎn)PU連接、源極與第一時(shí)鐘信號(hào)端CLK連接、漏極與本級(jí)輸出端Output (η)連接；第三薄膜晶體管M3，其柵極與第一節(jié)點(diǎn)PU連接、源極第一時(shí)鐘信號(hào)端CLk連接、漏極與下級(jí)觸發(fā)信號(hào)端Input (η+1)連接；第四薄膜晶體管Μ4，其柵極與下級(jí)反饋信號(hào)端Reset(n+1)連接、源極與本級(jí)輸出端連接Output (η)、漏極與低電平信號(hào)端Vss連接；第五薄膜晶體管Μ5，其柵極與下級(jí)反饋信號(hào)端Reset (η+1)連接、源極與第一節(jié)點(diǎn)連接、漏極與低電平信號(hào)端Vss連接；第六薄膜晶體管M6，其柵極與第二時(shí)鐘信號(hào)端CLKB連接、源極與第二節(jié)點(diǎn)PL連接、漏極與低電平信號(hào)端Vss連接；第七薄膜晶體管M7，其柵極與第二時(shí)鐘信號(hào)端CLKB連接、源極與上級(jí)觸發(fā)信號(hào)端Input (η)連接、漏極與第一節(jié)點(diǎn)連接；第八薄膜晶體管M8，其柵極與第一時(shí)鐘信號(hào)端CLK連接、源極與第一節(jié)點(diǎn)連接、漏極與第二節(jié)點(diǎn)PL連接；第九薄膜晶體管M9，其柵極與復(fù)位模塊I中的第四復(fù)位薄膜晶體管T4的漏極連接、源極與第一節(jié)點(diǎn)PU連接、漏極與低電平信號(hào)端Vss連接；第十薄膜晶體管M10，其柵極與復(fù)位模塊I中的第四復(fù)位薄膜晶體管T4的漏極連接、源極本級(jí)輸出端Output (η)連接、漏極與低電平信號(hào)端Vss連接。第一復(fù)位薄膜晶體管Tl，其柵極與第二節(jié)點(diǎn)PL連接、源極與第三復(fù)位薄膜晶體管Τ3的漏極連接、漏極與低電平信號(hào)端Vss連接；第二復(fù)位薄膜晶體管Τ2，其柵極與第二節(jié)點(diǎn)PL連接、源極與第四復(fù)位薄膜晶體管Τ4的漏極連接、漏極與低電平信號(hào)端Vss連接；第三復(fù)位薄膜晶體管Τ3，其柵極和源極與第一時(shí)鐘信號(hào)端CLK連接、漏極與第一復(fù)位薄膜晶體管Tl的源極連接；第四復(fù)位薄膜晶體管T4，其柵極與第三復(fù)位薄膜晶體管T3的漏極連接、源極與第一時(shí)鐘信號(hào)端CLK連接、漏極與第二復(fù)位薄膜晶體管T2的源極連接。儲(chǔ)存電容Cl則連接在第一節(jié)點(diǎn)I3U和本級(jí)輸出端Output (η)之間。其中，第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管Τ2、第三復(fù)位薄膜晶體管Τ3和第四復(fù)位薄膜晶體管Τ4的結(jié)構(gòu)與第一薄膜晶體管Ml至第十薄膜晶體管MlO等的結(jié)構(gòu)相同，由于第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管Τ2、第三復(fù)位薄膜晶體管Τ3和第四復(fù)位薄膜晶體管Τ4組成了本實(shí)施例中的復(fù)位模塊1，因此將其與第一薄膜晶體管Ml至第十薄膜晶體管MlO在名稱(chēng)上作以區(qū)分。由上述可知，第一復(fù)位薄膜晶體管Tl、第二復(fù)位薄膜晶體管Τ2、第三復(fù)位薄膜晶體管Τ3和第四復(fù)位薄膜晶體管Τ4組成了本實(shí)施例中的復(fù)位模塊I，復(fù)位模塊I用于在本級(jí)輸出完成后為第二薄膜晶體管M2的源極加載高電平、柵極加載低電平、漏極開(kāi)路，這樣根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過(guò)勢(shì)壘而到達(dá)第二薄膜晶體管M2的源極，從而降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)第二薄膜晶體管M2的閾 值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長(zhǎng)了移位寄存器的工作壽命。第四薄膜晶體管Μ4和第五薄膜晶體管Μ5組成了反饋接收模塊2。該反饋接收模塊2用于在本級(jí)移位寄存器不工作時(shí)，保持本級(jí)輸出端Output (η)和作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)PU為低電平，從而避免本級(jí)輸出端Output (η)在其他干擾信號(hào)的作用下變?yōu)楦唠娖?，并使其所控制的一行柵線(xiàn)在高電平作用下打開(kāi)，最終造成柵線(xiàn)打開(kāi)錯(cuò)誤。其中，第四薄膜晶體管Μ4用于在下級(jí)反饋信號(hào)端Reset (η+1)的作用下保持本級(jí)輸出端Output (η)為低電平，而第五薄膜晶體管Μ5用于在下級(jí)反饋信號(hào)端Reset (η+1)的作用下保持第一節(jié)點(diǎn)為低電平，以防止第二薄膜晶體管M2被誤打開(kāi)。由圖3可知，所述移位寄存器還包括第六薄膜晶體管Μ6。第六薄膜晶體管Μ6用于在本級(jí)移位寄存器不工作時(shí)，通過(guò)接收第二時(shí)鐘信號(hào)端CLKB的高電平信號(hào)而將作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)PL拉低，從而避免本級(jí)輸出端Output (η)在其他干擾信號(hào)的作用下變?yōu)楦唠娖?，并使其所控制的一行柵線(xiàn)在高電平作用下打開(kāi)，最終造成柵線(xiàn)打開(kāi)錯(cuò)誤。所述移位寄存器還包括第七薄膜晶體管Μ7。第七薄膜晶體管Μ7用于在上級(jí)觸發(fā)信號(hào)端Input (η)為高電平，且第二時(shí)鐘信號(hào)端CLKB變?yōu)楦唠娖綍r(shí)，加速為存儲(chǔ)電容Cl充電。所述移位寄存器還包括第八薄膜晶體管Μ8。第八薄膜晶體管Μ8用于本級(jí)輸出端Output (η)為高電平的時(shí)間內(nèi)(即在本級(jí)移位寄存器的工作時(shí)間內(nèi))，保證第一節(jié)點(diǎn)PU持續(xù)為高電平狀態(tài)，繼續(xù)為電容Cl充電，進(jìn)一步提高第二薄膜晶體管M2的開(kāi)啟能力。此外，所述移位寄存器還包括第九薄膜晶體管Μ9和第十薄膜晶體管Μ10，二者用于防止復(fù)位模塊I在對(duì)第二薄膜晶體管M2復(fù)位時(shí)使第二薄膜晶體管M2或本級(jí)輸出端Output (η)受到影響,從而使第二薄膜晶體管M2誤打開(kāi)或本級(jí)輸出端Output (η)由低電平變?yōu)楦唠娖?。其中第九薄膜晶體管Μ9用于將第一節(jié)點(diǎn)I3U拉低到低電平，以避免第二薄膜晶體管M2誤打開(kāi)。第十薄膜晶體管MlO用于將本級(jí)輸出端Output (η)拉低到低電平，以避免本級(jí)輸出端Output (η)變?yōu)楦唠娖?。在?shí)際使用中，本實(shí)施例上述技術(shù)方案中的各薄膜晶體管可以為氫化非晶薄膜晶體管，但也可以為其他類(lèi)型的薄膜晶體管。下面結(jié)合圖3所示的移位寄存器以及圖4所示的控制時(shí)序?qū)Ρ緦?shí)施例移位寄存器的工作過(guò)程作以描述。如圖4所示，為本實(shí)施例中移位寄存器的控制時(shí)序圖，可以分為tl、t2、t3和t4四個(gè)階段。其中第一時(shí)鐘信號(hào)端CLK和第二時(shí)鐘信號(hào)端CLKB周期性交替使用。STV為開(kāi)關(guān)信號(hào)，即上級(jí)觸發(fā)信號(hào)端Input (η)，用于接收來(lái)自上級(jí)移位寄存器的高電平信號(hào)。其中以I表示高電平信號(hào)，O表示低電平信號(hào)。并且在以下圖5至圖8中，以箭頭表示薄膜晶體管的導(dǎo)通，以叉號(hào)表示薄膜晶體管的關(guān)閉。在tl 階段，Input (η) = I, CLK = O, CLKB = I, Reset (η+1) = O。本級(jí)移位寄存器的STV信號(hào)由上級(jí)移位寄存器通過(guò)上級(jí)觸發(fā)信號(hào)端Input(n)提供。如圖5所示，由于Input (η) = 1，因此第一薄膜晶體管Ml導(dǎo)通并控制本級(jí)移位寄存器開(kāi)始工作，上級(jí)觸發(fā)信號(hào)端Input (η)通過(guò)第一薄膜晶體管Ml為存儲(chǔ)電容Cl充電。由于CLKB = 1，因此第七薄膜M7導(dǎo)通，第二時(shí)鐘信號(hào)端CLKB通過(guò)第七薄膜晶體管M7加速為存儲(chǔ)電容Cl充電。此時(shí)，第一節(jié)點(diǎn)被拉高而具有高電平，第二薄膜晶體管M2導(dǎo)通，由于CLK = O,因此第一時(shí)鐘信號(hào)端CLK的低電平通過(guò)第二薄膜晶體管M2而輸出到本級(jí)輸出端Output (η)，該輸出的低電平使與本級(jí)移位寄存器對(duì)應(yīng)的一行柵線(xiàn)處于低電平狀態(tài)。進(jìn)一步地，由于CLKB = 1，第六薄膜晶體管Μ6導(dǎo)通。第六薄膜晶體管Μ6在本級(jí)移位寄存器不工作時(shí)將第二節(jié)點(diǎn)PL拉低至Vss，避免本級(jí)輸出端Output (η)在其他干擾信號(hào)的作用下變?yōu)楦唠娖?。此外，由于第一?jié)點(diǎn)PU被拉高至高電平，因此第三薄膜晶體管M3導(dǎo)通，又由于第一時(shí)鐘信號(hào)端CLK = O,因此下級(jí)觸發(fā)信號(hào)端Input (η+1)被拉低至低電平，即本級(jí)移位寄存器在tl階段內(nèi)未向下級(jí)移位寄存器發(fā)送觸發(fā)信號(hào)。綜上所述可知，tl階段為存儲(chǔ)電容Cl的充電階段。在t2 階段，Input (η) = O, CLK = I, CLKB = O, Reset (η+1) = O。如圖6所示，由于在Input (η) = O、CLKB = O,因此第一薄膜晶體管Ml和第七薄膜晶體管M7關(guān)閉，t2階段內(nèi)不再通過(guò)上級(jí)觸發(fā)信號(hào)端Input (η)和第二時(shí)鐘信號(hào)端CLKB為存儲(chǔ)電容Cl充電。并且由于CLKB = 0，第六薄膜晶體管Μ6關(guān)閉，從而第六薄膜晶體管Μ6不會(huì)將第二節(jié)點(diǎn)PL拉低。由于CLK = 1，第二薄膜晶體管M2在存儲(chǔ)電容Cl的作用下導(dǎo)通后將第一時(shí)鐘信號(hào)端CLK上的高電平輸出到本級(jí)輸出端Output (η)，進(jìn)而由本級(jí)輸出端Output (η)將該高電平輸出到與本級(jí)移位寄存器對(duì)應(yīng)的一行柵線(xiàn)上，使液晶面板的顯示區(qū)域內(nèi)位于該行柵線(xiàn)上的所有薄膜晶體管開(kāi)啟，數(shù)據(jù)線(xiàn)開(kāi)始寫(xiě)入信號(hào)。由于CLK= 1，第八薄膜晶體管Μ8導(dǎo)通并將本級(jí)輸出端Output (η)上的高電平反饋到第一節(jié)點(diǎn)PU,保證第一節(jié)點(diǎn)I3U持續(xù)為高電平狀態(tài)，繼續(xù)為電容Cl充電，進(jìn)一步提高第二薄膜晶體管M2的開(kāi)啟能力。。Output (η) = I后，第二節(jié)點(diǎn)PL被拉高，從而使第一復(fù)位薄膜晶體管Tl和第二復(fù)位薄膜晶體管T2導(dǎo)通，第一復(fù)位薄膜晶體管Tl保持第四復(fù)位薄膜晶體管T4的柵極為低電平，第二 復(fù)位薄膜晶體管T2保持第四復(fù)位薄膜晶體管T4的漏極為低電平。由于第四復(fù)位薄膜晶體管T4關(guān)閉，因此第九薄膜晶體管M9和第十薄膜晶體管MlO關(guān)閉，以保證第一節(jié)點(diǎn)I3U和本級(jí)輸出端Output (η)持續(xù)處于高電平狀態(tài)，不會(huì)被拉低。而且此時(shí)第三薄膜晶體管M3也存儲(chǔ)電容Cl的作用下導(dǎo)通，使下級(jí)觸發(fā)信號(hào)端Input (η+1)變?yōu)楦唠娖?，以向下?jí)移位寄存器發(fā)送觸發(fā)信號(hào)。綜上所述，t2階段為本級(jí)移位寄存器打開(kāi)的階段。
在t3 階段，Input (η) = O, CLK = O, CLKB = I, Reset (η+1) = I。本級(jí)移位寄存器的Reset信號(hào)由下級(jí)移位寄存器通過(guò)下級(jí)反饋信號(hào)端Reset (η+1)提供。如圖7所示，由于Reset (η+1) = I,第四薄膜晶體管Μ4和第五薄膜晶體管M5導(dǎo)通，第四薄膜晶體管M4導(dǎo)通后將本級(jí)輸出端Output (η)拉低到Vss，第五薄膜晶體管M5導(dǎo)通后將第一節(jié)點(diǎn)I3U拉低到Nss,從而避免本級(jí)輸出端Output (η)在其他干擾信號(hào)的作用下變?yōu)楦唠娖?，并使其所控制的一行柵線(xiàn)在高電平作用下打開(kāi)，最終造成柵線(xiàn)打開(kāi)錯(cuò)誤。進(jìn)一步地，由于CLKB= 1，第六薄膜晶體管Μ6導(dǎo)通，第六薄膜晶體管Μ6在本級(jí)移位寄存器不工作時(shí)將第二節(jié)點(diǎn)PL拉低至Vss，避免本級(jí)輸出端Output (η)在其他干擾信號(hào)的作用下變?yōu)楦唠娖健＞C上所述，t3階段為下級(jí)移位寄存器打開(kāi)的階段。在t4 階段，Input (η) = O, CLK = I, CLKB = O, Reset (η+1) = O。如圖8所示，由于CLK = 1，第三復(fù)位薄膜晶體管T3導(dǎo)通，從而使第四復(fù)位薄膜晶體管T4的柵極變?yōu)楦唠娖?，由此使第四?fù)位薄膜晶體管T4導(dǎo)通。此時(shí)，對(duì)于第二薄膜晶體管M2而言，其源極上加載高電平、柵極加載低電平、漏極開(kāi)路，因此在柵絕緣層上積累的電子能夠穿越勢(shì)壘而到達(dá)第二薄膜晶體管M2的源極，從而降低第二薄膜晶體管M2的閾值電壓偏移。此外，第四復(fù)位薄膜晶體管T4的導(dǎo)通又使第九薄膜晶體管M9和第十薄膜晶體管MlO的柵極變?yōu)楦唠娖?，從而使第九薄膜晶體管M9和第十薄膜晶體管MlO導(dǎo)通。第九薄膜晶體管M9將第一節(jié)點(diǎn)PU拉低至Vss,第十薄膜晶體管MlO將本級(jí)輸出端Output (η)拉低至Vss,以用于防止復(fù)位模塊I在對(duì)第二薄膜晶體管M2復(fù)位時(shí)使第二薄膜晶體管M2或本級(jí)輸出端Output (η)受到影響,從而使第二薄膜晶體管M2誤打開(kāi)或本級(jí)輸出端Output (η)由低電平變?yōu)楦唠娖?。綜上所述，t4階段為復(fù)位模塊I工作的階段，即本級(jí)移位寄存器的復(fù)位階段。由上面的描述可知，本實(shí)施例中的移位寄存器能夠降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長(zhǎng)了移位寄存器的工作壽命。除此之外，本發(fā)明實(shí)施例還提供了一種柵線(xiàn)驅(qū)動(dòng)裝置。如圖9所示，所述柵線(xiàn)驅(qū)動(dòng)裝置包括串聯(lián)的多個(gè)移位寄存器，為方便說(shuō)明圖9中僅顯示了五個(gè)移位寄存器，分別為第N-2級(jí)移位寄存器、第N-I級(jí)移位寄存器、第N級(jí)移位寄存器、第N+1級(jí)移位寄存器和第N+2級(jí)移位寄存器。其中，第N級(jí)移位寄存器的輸出Output (η)，不僅向第N-I級(jí)移位寄存器反饋以關(guān)斷第N-I級(jí)移位寄存器，同時(shí)還向第Ν+1級(jí)移位寄存器輸出以作為該第Ν+1級(jí)移位寄存器的觸發(fā)信號(hào)。結(jié)合圖2所示，每級(jí)移位寄存器均包括三個(gè)薄膜晶體管，一個(gè)存儲(chǔ)電容，一個(gè)復(fù)位模塊、一個(gè)反饋接收模塊和相應(yīng)的輸入輸出端。具體包括第一薄膜晶體管Μ1，其柵極和源極連接在一起與上級(jí)觸發(fā)信號(hào)端Input(n)連接、漏極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)PU連接。其作用是當(dāng)接收到由上級(jí)觸發(fā)信號(hào)端Input (η)發(fā)送的高電平信號(hào)時(shí)控制移位寄存器開(kāi)始工作。其中上級(jí)觸發(fā)信號(hào)端Input (η)在上級(jí)移位寄存器(即第η-i級(jí)移位寄存器)的本級(jí)輸出端Output (η-i)為高電平輸出時(shí)接收到高電平信號(hào)。第二薄膜晶體管M2，其柵極與第一節(jié)點(diǎn)PU連接、源極與時(shí)鐘信號(hào)端連接、漏極與本級(jí)輸出端Output (η)連接。其作用是為本級(jí)輸出端Output (η)提供高電平輸出，以驅(qū)動(dòng)與本級(jí)移位寄存器(即第η級(jí)移位寄存器)對(duì)應(yīng)的一行柵線(xiàn)打開(kāi)。第三薄膜晶體管M3，其柵、極與第一節(jié)點(diǎn)PU連接、源極與時(shí)鐘信號(hào)端連接、漏極與下級(jí)觸發(fā)信號(hào)端Input (η+1)連接。其作用是為下級(jí)移位寄存器(即第η+1級(jí)移位寄存器)提供觸發(fā)信號(hào)，以控制下級(jí)移位寄存器開(kāi)始工作。電容Cl,連接在第一節(jié)點(diǎn)PU與本級(jí)輸出端Output (η)之間。復(fù)位模塊I,連接在作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)PL、時(shí)鐘信號(hào)端和低電平信號(hào)端Vss之間，用于在本級(jí)輸出完成后為第二薄膜晶體管M2的源極加載高電平、柵極加載低電平、漏極開(kāi)路；反饋接收模塊2,連接在第一節(jié)點(diǎn)PU、低電平信號(hào)端Vss和本級(jí)輸出端Output (η)之間，并與下級(jí)反饋信號(hào)端Reset (η+1)連接,用于接收下級(jí)反饋信號(hào)以將第一節(jié)點(diǎn)PU和本級(jí)輸出端Output (η)的電平拉低。本發(fā)明實(shí)施例提供的柵線(xiàn)驅(qū)動(dòng)裝置中，由于如果一直為一個(gè)薄膜晶體管加壓，則 容易在柵絕緣層中形成并積累電子，從而導(dǎo)致該薄膜晶體管的閾值電壓偏移。通過(guò)在薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路，根據(jù)隧道效應(yīng)和量子力學(xué)的原理，能夠使柵絕緣層中形成并積累的電子穿過(guò)勢(shì)壘而到達(dá)薄膜晶體管的源極，從而降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移，最終能夠使移位寄存器電路正常工作，提高了移位寄存器工作的穩(wěn)定性，延長(zhǎng)了移位寄存器的工作壽命。需要說(shuō)明的是，本實(shí)施例柵線(xiàn)驅(qū)動(dòng)裝置中所使用的移位寄存器與上述移位寄存器實(shí)施例中所使用的移位寄存器在功能和結(jié)構(gòu)上均相同，因此能夠解決同樣的技術(shù)問(wèn)題，達(dá)到相同的預(yù)期效果。以上所述，僅為本發(fā)明的具體實(shí)施方式
，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。因此，本發(fā)明的保護(hù)范圍應(yīng)以所述權(quán)利要求的保護(hù)范圍為準(zhǔn)。
權(quán)利要求
1.一種柵線(xiàn)驅(qū)動(dòng)方法，其特征在于，包括 降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移； 為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開(kāi)啟薄膜晶體管，從而為與所述移位寄存器對(duì)應(yīng)的各行柵線(xiàn)提供行掃描信號(hào)以驅(qū)動(dòng)該行柵線(xiàn)打開(kāi)或關(guān)閉。
2.根據(jù)權(quán)利要求I所述的柵線(xiàn)驅(qū)動(dòng)方法，其特征在于，所述降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移包括 使在柵絕緣層上積累的電子到達(dá)薄膜晶體管的源極，以降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移。
3.根據(jù)權(quán)利要求2所述的柵線(xiàn)驅(qū)動(dòng)方法，其特征在于，所述使在柵絕緣層上積累的電子到達(dá)薄膜晶體管的源極包括 為薄膜晶體管的源極加載高電平、柵極加載低電平、漏極開(kāi)路，以使在柵絕緣層上積累的電子到達(dá)薄膜晶體管的源極。
4.一種移位寄存器，其特征在于，包括 第一薄膜晶體管，其柵極和源極連接在一起與上級(jí)觸發(fā)信號(hào)端連接、漏極與作為上拉節(jié)點(diǎn)的第一節(jié)點(diǎn)連接； 第二薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接、源極與時(shí)鐘信號(hào)端連接、漏極與本級(jí)輸出端連接； 第三薄膜晶體管，其柵極與所述第一節(jié)點(diǎn)連接、源極與時(shí)鐘信號(hào)端連接、漏極與下級(jí)觸發(fā)信號(hào)端連接； 電容，連接在所述第一節(jié)點(diǎn)與本級(jí)輸出端之間； 復(fù)位模塊，連接在作為下拉節(jié)點(diǎn)的第二節(jié)點(diǎn)、時(shí)鐘信號(hào)端和低電平信號(hào)端之間，用于在本級(jí)輸出完成后為所述第二薄膜晶體管的漏極和柵極加載低電平； 反饋接收模塊，連接在所述第一節(jié)點(diǎn)、低電平信號(hào)端和本級(jí)輸出端之間，并與下級(jí)反饋信號(hào)端連接，用于接收下級(jí)反饋信號(hào)以將所述第一節(jié)點(diǎn)和本級(jí)輸出端的電平拉低。
5.根據(jù)權(quán)利要求4所述的移位寄存器，其特征在于，所述復(fù)位模塊包括 第一復(fù)位薄膜晶體管，其柵極與所述第二節(jié)點(diǎn)連接、源極與第三復(fù)位薄膜晶體管的漏極連接、漏極與低電平信號(hào)端連接； 第二復(fù)位薄膜晶體管，其柵極與所述第二節(jié)點(diǎn)連接、源極與第四復(fù)位薄膜晶體管的漏極連接、漏極與低電平信號(hào)端連接； 第三復(fù)位薄膜晶體管，其柵極和源極與時(shí)鐘信號(hào)端連接、漏極與第一復(fù)位薄膜晶體管的源極連接； 第四復(fù)位薄膜晶體管，其柵極與第三復(fù)位薄膜晶體管的漏極連接、源極與時(shí)鐘信號(hào)端連接、漏極與第二復(fù)位薄膜晶體管的源極連接。
6.根據(jù)權(quán)利要求4或5所述的移位寄存器，其特征在于，所述反饋接收模塊包括 第四薄膜晶體管，其柵極與下級(jí)反饋信號(hào)端連接、源極與本級(jí)輸出端連接、漏極與低電平信號(hào)端連接； 第五薄膜晶體管，其柵極與下級(jí)反饋信號(hào)端連接、源極與所述第一節(jié)點(diǎn)連接、漏極與低電平信號(hào)端連接。
7.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括第六薄膜晶體管，其柵極與時(shí)鐘信號(hào)端連接、源極與所述第二節(jié)點(diǎn)連接、漏極與低電平信號(hào)端連接。
8.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括 第七薄膜晶體管，其柵極與時(shí)鐘信號(hào)端連接、源極與上級(jí)觸發(fā)信號(hào)端連接、漏極與所述第一節(jié)點(diǎn)連接。
9.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括 第八薄膜晶體管，其柵極與時(shí)鐘信號(hào)端連接、源極與所述第一節(jié)點(diǎn)連接、漏極與所述第二節(jié)點(diǎn)連接。
10.根據(jù)權(quán)利要求6所述的移位寄存器，其特征在于，所述移位寄存器還包括 第九薄膜晶體管，其柵極與所述復(fù)位模塊連接、源極與所述第一節(jié)點(diǎn)連接、漏極與低電 平信號(hào)端連接； 第十薄膜晶體管，其柵極與所述復(fù)位模塊連接、源極本級(jí)輸出端連接、漏極與低電平信號(hào)端連接。
11.一種柵線(xiàn)驅(qū)動(dòng)裝置，其特征在于，包括相互串聯(lián)的多個(gè)如權(quán)利要求4至10中任一項(xiàng)所述的移位寄存器。
全文摘要
本發(fā)明公開(kāi)了一種柵線(xiàn)驅(qū)動(dòng)方法、移位寄存器及柵線(xiàn)驅(qū)動(dòng)裝置，涉及液晶顯示技術(shù)領(lǐng)域，為提高移位寄存器的工作穩(wěn)定性而發(fā)明。所述柵線(xiàn)驅(qū)動(dòng)方法包括降低與每行柵線(xiàn)對(duì)應(yīng)的移位寄存器內(nèi)薄膜晶體管的閾值電壓偏移；為所述移位寄存器內(nèi)的薄膜晶體管的柵極加載電壓以開(kāi)啟薄膜晶體管，從而為與所述移位寄存器對(duì)應(yīng)的各行柵線(xiàn)提供行掃描信號(hào)以驅(qū)動(dòng)該行柵線(xiàn)打開(kāi)或關(guān)閉。所述移位寄存器包括第一薄膜晶體管、第二薄膜晶體管、第三薄膜晶體管、電容、復(fù)位模塊和反饋模塊。本發(fā)明可用于對(duì)柵線(xiàn)進(jìn)行驅(qū)動(dòng)。
文檔編號(hào)G09G3/36GK102629459SQ20111033177
公開(kāi)日2012年8月8日 申請(qǐng)日期2011年10月26日 優(yōu)先權(quán)日2011年10月26日
發(fā)明者曹昆, 胡明 申請(qǐng)人:北京京東方光電科技有限公司