專利名稱：輸出電路以及使用了該輸出電路的顯示裝置的制作方法
技術(shù)領域：
本發(fā)明涉及改善了響應方波狀輸入波形而變化的輸出波形的上升和下降時所產(chǎn)生的傾斜(通過速率＝單位時間的電壓變化)的高通過速率輸出電路、以及使用了該輸出電路的液晶顯示裝置(以下稱為“LCD”)等顯示裝置。
背景技術(shù)：
以往，作為與高通過速率輸出電路和使用了該電路的LCD有關(guān)的技術(shù)，例如有在以下文獻中所記載的技術(shù)。
日本特開2005-192260號公報該專利文獻1所記載的LCD，具有有源矩陣液晶板、和驅(qū)動該液晶板的驅(qū)動裝置。液晶板是通過把配置在多條掃描線與多條數(shù)據(jù)線的交叉部位的多個液晶元件配置成矩陣狀而構(gòu)成的。驅(qū)動裝置具有由控制器控制的多個源極驅(qū)動器和多個柵極驅(qū)動器，該源極驅(qū)動器由高通過速率輸出電路構(gòu)成。
圖6是表示專利文獻1等所記載的以往的高通過速率輸出電路的概略電路圖。
該高通過速率輸出電路由MOS晶體管構(gòu)成，并且具有放大來自輸入端子(以下稱為“IN”。)的輸入電壓Vin的差動輸入級10、與其輸出側(cè)連接的電流鏡部30、從與該輸出側(cè)連接的輸出端子(以下稱為“OUT”。)輸出輸出電壓Vout的推挽型輸出級40。
差動輸入級10由P型差動輸入級20A、和N型差動輸入級20B構(gòu)成。P型差動輸入級20A由連接在正電源電壓(以下稱為“VDD”。)與公共節(jié)點N1之間的電流源11；連接在公共節(jié)點N1與節(jié)點N13之間，由輸入電壓Vin控制其柵極的P溝道MOS晶體管(以下稱為“PMOS”。)21；和連接在公共節(jié)點N1與節(jié)點N14之間，由輸出電壓Vout控制其柵極的PMOS22構(gòu)成。N型差動輸入級20B由連接在公共節(jié)點N2與接地電位(以下稱為“VSS”。)之間的電流源12；連接在節(jié)點N11與公共節(jié)點N2之間，由輸入電壓Vin控制其柵極的N溝道MOS晶體管(以下稱為“NMOS”。)23；和連接在節(jié)點N12與公共節(jié)點N2之間，由輸出電壓Vout控制其柵極的NMOS24構(gòu)成。
電流鏡部30具有PMOS31、節(jié)點N12、電阻33、節(jié)點N14、以及NMOS35，它們串聯(lián)連接在VDD與VSS之間，并且還具有PMOS32、節(jié)點N11、電阻34、節(jié)點N13以及NMOS36，它們串聯(lián)連接在VDD與VSS之間。PMOS31和32的柵極公共地連接，并且該柵極與PMOS31的漏極連接。NMOS35、36的柵極公共地連接，并且該柵極與NMOS35的漏極連接。
推挽型輸出級40具有連接在VDD與OUT之間的輸出用PMOS41、和連接在OUT與VSS之間的NMOS42。PMOS41由節(jié)點N11的電位控制其柵極，NMOS42由節(jié)點N13的電位控制其柵極。在PMOS41的柵極與漏極之間，串聯(lián)連接有用于相位補償?shù)碾娮?3和電容44。在NMOS42的柵極與漏極之間串聯(lián)連接有用于相位補償?shù)碾娮?5和電容46。
在這種高通過速率輸出電路中，當IN被輸入了方波狀輸入電壓Vin時，該輸入電壓Vin由差動輸入級10以高增益放大，通過電流鏡部30，使PMOS41和NMOS42的驅(qū)動能力互補變動。當輸入電壓Vin從低電平(以下稱為“L”電平。)上升到高電平(以下稱為“H”電平。)時，PMOS41的驅(qū)動能力響應該上升而增加，并且NMOS42的驅(qū)動能力減小，從VDD通過PMOS41，向與OUT連接的負載(例如LCD的數(shù)據(jù)線)流出輸出電流。當輸入電壓Vin從“H”電平下降到“L”電平時，PMOS41的驅(qū)動能力響應該下降而減小，并且NMOS42的驅(qū)動能力增加，電流從負載通過OUT和NMOS42，被吸入到VSS。
但是，對于以往的圖6所示的高通過速率輸出電路而言，一般來講，在例如用于LCD源極驅(qū)動器的情況下，為了提高通過速率而恒定地增加差動輸入級10的電流源11、12。但是，LCD源極驅(qū)動器具有與輸出數(shù)相應的多個高通過速率輸出電路，如果恒定地增加差動輸入級10的電流，則配置了多個高通過速率輸出電路的集成電路芯片的總消耗電流將大幅增加。
因此，在上述專利文獻1的技術(shù)中，把第1副電流源電路與電流源11并聯(lián)連接，該第1副電流源電路具有串聯(lián)連接了副電流源和由PMOS41的柵極電壓控制其柵極的開關(guān)用MOS晶體管的結(jié)構(gòu)；并且，把第2副電流源電路與電流源12并聯(lián)連接，該第2副電流源電路具有串聯(lián)連接了副電流源和由NMOS42的柵極電壓控制其柵極的開關(guān)用MOS晶體管的結(jié)構(gòu)。而且，只在需要高通過速率時，使第1或第2副電流源電路內(nèi)的開關(guān)用MOS晶體管導通，利用從副電流源供給的電流來增加差動輸入級10的電流，由此來實現(xiàn)穩(wěn)態(tài)電流的低電流化。
但是，在上述專利文獻1的技術(shù)中，由于是利用PMOS41的柵極電壓(即，節(jié)點N11的電位)，控制PMOS41和第1副電流源電路內(nèi)的開關(guān)用MOS晶體管的柵極，由此控制兩者的導通狀態(tài)，并且利用NMOS42的柵極電壓(即，節(jié)點N13的電位)，控制NMOS42和第2副電流源電路內(nèi)的開關(guān)用MOS晶體管的柵極，由此控制兩者的導通狀態(tài)，所以PMOS41和NMOS42的驅(qū)動能力的變動速度變慢，通過速率降低。為了改善這種情況，雖然只要增大輸出級40的驅(qū)動能力即可，但是，如果增大驅(qū)動能力，則又將產(chǎn)生輸出級40的形成面積增大和消耗電流的增加這樣的新的問題，因此，不能從根本上解決問題。
因此，在此之前，還難以實現(xiàn)在技術(shù)上得到充分滿足的高通過速率輸出電路。

發(fā)明內(nèi)容
本發(fā)明的高通過速率輸出電路具有第1導電型的第1差動輸入級、與上述第1導電型不同的第2導電型的第2差動輸入級、電流鏡部、推挽型輸出級、第1、第2輔助電流源部、輸出級輔助部、和控制部。
上述第1差動輸入級具有連接在第1電流源與第3節(jié)點之間，由輸入端子的電位控制其導通狀態(tài)的第1晶體管；和連接在上述第1電流源與第4節(jié)點之間，由輸出端子的電位控制其導通狀態(tài)的第2晶體管。上述第2差動輸入級具有連接在第1節(jié)點與第2電流源之間，由輸入端子的電位控制其導通狀態(tài)的第3晶體管；和連接在第2節(jié)點與上述第2電流源之間，由輸出端子的電位控制其導通狀態(tài)的第4晶體管。上述電流鏡部是使第1電源電流流入上述第2節(jié)點和上述第4節(jié)點，使與上述第1電源電流對應的第2電源電流流入上述第1節(jié)點和上述第3節(jié)點的電路。
上述推挽型的輸出級具有由上述第1節(jié)點的電位驅(qū)動的第1輸出晶體管；和經(jīng)由上述輸出端子與上述第1輸出晶體管串聯(lián)連接，由上述第3節(jié)點的電位驅(qū)動的第2輸出晶體管。上述第1輔助電流源部具有第3電流源、和與其串聯(lián)連接的第5晶體管，并與上述第1電流源并聯(lián)連接。上述第2輔助電流源部具有第4電流源、和與其串聯(lián)連接的第6晶體管，并與上述第2電流源并聯(lián)連接。
上述輸出級輔助部具有連接在上述第1節(jié)點與上述輸出端子之間的第7晶體管、和連接在上述第3節(jié)點與上述輸出端子之間的第8晶體管。上述控制部是，檢測上述輸入端子與上述輸出端子之間的電位差，根據(jù)其檢測結(jié)果，分別控制上述第5晶體管和上述第7晶體管、以及上述第6晶體管和上述第8晶體管的導通狀態(tài)的電路。
本發(fā)明的顯示裝置，具有液晶板、有機電致發(fā)光板(以下稱為“有機EL板”。)等顯示板、和驅(qū)動上述顯示板的驅(qū)動部，上述驅(qū)動部構(gòu)成為，利用上述輸出電路的輸出級的輸出，對上述顯示元件進行電壓驅(qū)動。
本發(fā)明的方案1～3的輸出電路，具有如下的(a)～(c)的效果。
(a)通過利用控制部檢測輸入輸出端子之間的電位差，使輸出級晶體管深度飽和導通，并且利用輔助電流源部，只在輸出變化時補充差動輸入級的電流，從而可在不增加電路規(guī)模、且不增加靜態(tài)消耗電流的情況下，實現(xiàn)通過速率的高速化。
(b)由于只在對負載進行充放電時增加差動電流，所以可適應范圍寬的負載。
(c)對輸出級的貫通電流的對策，盡管是應對高通過速率，但也可減小充放電時的輸出級的貫通電流。
根據(jù)本發(fā)明的方案4、5的輸出電路，具有與本發(fā)明的方案1～3基本相同的效果。通常，在需要高阻抗狀態(tài)(以下稱為“Hi-Z”。)期間的情況下，在輸出電路的輸出端子上設置開關(guān)來進行控制，但在這種構(gòu)造的情況下，由于存在開關(guān)的電阻，所以難以提高通過速率。而通過采用本發(fā)明的構(gòu)造，不需要設置開關(guān)即可進行控制。這樣，通過追加輸入控制信號的端子，可任意地設定輸出的定時。特別是對于需要Hi-Z期間的LCD源極驅(qū)動器等，具有良好的效果。
根據(jù)本發(fā)明的方案6、7的顯示裝置，由于利用輸出級的輸出對顯示元件進行電壓驅(qū)動，所以可獲得高通過速率和低功耗的效果。


圖1是表示本發(fā)明的實施例1的高通過速率輸出電路的概略電路圖。
圖2是表示把本發(fā)明的實施例1與以往電路進行比較時的模擬結(jié)果的動作波形圖。
圖3是表示本發(fā)明的實施例2的高通過速率輸出電路的概略電路圖。
圖4是表示本發(fā)明的實施例3的高通過速率輸出電路的概略電路圖。
圖5是表示把本發(fā)明的實施例1、3與以往電路進行比較時的模擬結(jié)果的動作波形圖。
圖6是表示以往的高通過速率輸出電路的概略電路圖。
圖中50、60A、60B-差動輸入級；60C、60D-輔助電流源部；70-電流鏡部；80-輸出級；90-控制電路；93-控制部；94-輸出級輔助部；100-輸出輔助電路；120、130-輸出停止部。
具體實施例方式
高通過速率輸出電路具有P型的第1差動輸入級、N型的第2差動輸入級、電流鏡部、推挽型輸出級、第1、第2輔助電流源部、輸出級輔助部、和控制部。
上述第1差動輸入級具有連接在第1電流源與第3節(jié)點之間，由上述輸入端子的電位控制其柵極的第1MOS晶體管；和連接在上述第1電流源與第4節(jié)點之間，由輸出端子的電位控制其柵極的第2MOS晶體管。上述第2差動輸入級具有連接在第1節(jié)點與第2電流源之間，由輸入端子的電位控制其導通狀態(tài)的第3MOS晶體管；和連接在第2節(jié)點與上述第2電流源之間，由輸出端子的電位控制其柵極的第4MOS晶體管。上述電流鏡部是使第1電源電流流入上述第2節(jié)點和上述第4節(jié)點，使與上述第1電源電流對應的第2電源電流流入上述第1節(jié)點和上述第3節(jié)點的電路。
上述推挽型的輸出級具有由上述第1節(jié)點的電位驅(qū)動的第1輸出MOS晶體管；和經(jīng)由上述輸出端子與上述第1輸出MOS晶體管串聯(lián)連接，由上述第3節(jié)點的電位驅(qū)動的第2輸出MOS晶體管。上述第1輔助電流源部具有第3電流源、和與其串聯(lián)連接的第5MOS晶體管，并與上述第1電流源并聯(lián)連接。上述第2輔助電流源部具有第4電流源、和與其串聯(lián)連接的第6MOS晶體管，并與上述第2電流源并聯(lián)連接。
上述輸出級輔助部具有連接在上述第1節(jié)點與上述輸出端子之間的第7MOS晶體管、和連接在上述第3節(jié)點與上述輸出端子之間的第8MOS晶體管。上述控制部是，檢測上述輸入端子與上述輸出端子之間的電位差，根據(jù)其檢測結(jié)果，控制上述第5MOS晶體管和上述第7MOS晶體管、以及上述第6MOS晶體管和上述第8MOS晶體管的柵極的電路。
(實施例1的結(jié)構(gòu))圖1是表示本發(fā)明的實施例1的高通過速率輸出電路的概略電路圖。
該高通過速率輸出電路除了具有與以往的圖6同樣的由第1導電型第1差動輸入級(例如P型差動輸入級)60A和第2導電型差動輸入級60B構(gòu)成的差動輸入級50、電流鏡部70、和推挽型輸出級80以外，還新追加了第1輔助電流源部60C、第2輔助電流源部60D、控制電路90、和輸出輔助電路100。
P型差動輸入級60A由連接在VDD與第1公共節(jié)點N1之間的第1電流源51、連接在第1公共節(jié)點N1與第3節(jié)點N13之間，由來自IN的輸入電壓Vin控制其柵極的第1晶體管(例如PMOS)61、和連接在第1公共節(jié)點N1與第4節(jié)點N14之間，由來自OUT的輸出電壓Vout控制其柵極的第2晶體管(例如PMOS)62構(gòu)成。
N型差動輸入級60B由連接在第2公共節(jié)點N2與VSS之間的第2電流源52、連接在第1節(jié)點N11與第2公共節(jié)點N2之間，由輸入電壓Vin控制其柵極的第3晶體管(例如NMOS)63、和連接在第2節(jié)點N12與第2公共節(jié)點N2之間，由輸出電壓Vout控制其柵極的第4晶體管(例如NMOS)64構(gòu)成。
電流鏡部70是使第1電源電流流過第2節(jié)點N12和第4節(jié)點N14、使與上述第1電源電流對應的第2電源電流流過第1節(jié)點N11和第3節(jié)點N13的電路。該電流鏡部70具有PMOS71、第2節(jié)點N12、電阻73、第4節(jié)點N14、以及NMOS75，它們串聯(lián)連接在VDD與VSS之間，并且，具有PMOS72、第1節(jié)點N11、電阻74、第3節(jié)點N13以及NMOS76，它們串聯(lián)連接在VDD與VSS之間。PMOS71、72的柵極相互連接，并且其柵極與PMOS71的漏極連接。NMOS75、76的柵極相互連接，并且其柵極與NMOS75的漏極連接。
推挽型輸出級80具有由第1節(jié)點N11的電位驅(qū)動的第1輸出晶體管(例如PMOS)81、OUT、由第3節(jié)點N13的電位驅(qū)動的第2輸出晶體管(例如NMOS)82，它們串聯(lián)連接在VDD與VSS之間。在PMOS81的柵極和漏極之間連接有相位補償用的電容83，并且在NMOS82的柵極與漏極之間也連接有相位補償用的電容84。
第1輔助電流源部60C具有第3電流源53，和與其串聯(lián)連接、并由第5節(jié)點N15的電位控制其柵極的第5晶體管(例如PMOS)65，它們與第1電流源51并聯(lián)連接。另外，PMOS65與由第7節(jié)點N17的電位控制其柵極的第9晶體管(例如PMOS)65-9并聯(lián)連接。第2輔助電流源部60D具有第4電流源54，和與其串聯(lián)連接、并由第6節(jié)點N16的電位控制其柵極的第6晶體管(例如NMOS)66，它們與第2電流源52并聯(lián)連接。另外，NMOS65與由第8節(jié)點N18的電位控制其柵極的第10晶體管(例如NMOS)66-10并聯(lián)連接。
控制電路90具有控制部93、輸出級輔助部94、和電流源91、92，該電流源91、控制部93、和電流源92串聯(lián)連接在VDD與VSS之間，并且輸出級輔助部94連接在第1節(jié)點N11與第3節(jié)點N13之間?？刂撇?3是，檢測IN和OUT之間的電位差，根據(jù)其檢測結(jié)果，分別控制PMOS65和第7晶體管(例如PMOS)94-7、NMOS66和第8晶體管(例如，NMOS)94-8的柵極的電路，其具有第1檢測晶體管(例如，NMOS)93-1、和第2檢測晶體管(例如，PMOS)93-2，它們串聯(lián)連接在第5節(jié)點N15與第6節(jié)點N16之間。NMOS93-1和PMOS93-2的柵極與IN連接，NMOS93-1和PMOS93-2的源極與OUT連接。
輸出級輔助部94具有連接在第1節(jié)點N11與OUT之間的第7晶體管(例如，PMOS)94-7、和連接在第3節(jié)點N13與OUT之間的第8晶體管(例如，NMOS)94-8，該PMOS94-7的柵極與第5節(jié)點N15連接，NMOS94-8的柵極與第6節(jié)點N16連接。
輸出輔助電路100由以下部分構(gòu)成，即，由連接在VDD和第7節(jié)點N17之間的電流源101、連接在第8節(jié)點N18和VSS之間的電流源102、第1控制晶體管(例如，PMOS)111、第2控制晶體管(例如，NMOS)112、二極管連接的PMOS113、PMOS114、NMOS115、以及二極管連接的NMOS116構(gòu)成。
PMOS113、第19節(jié)點N19、以及PMOS114串聯(lián)連接在VDD與第1節(jié)點N11之間，并且NMOS115、第20節(jié)點N20、以及NMOS116串聯(lián)連接在第3節(jié)點N13與VSS之間。PMOS111是如下這樣的晶體管其源極、漏極連接在第19節(jié)點N19與第18節(jié)點N18之間，其柵極連接在其與第1節(jié)點N11之間，根據(jù)第1節(jié)點N11的電位，控制NMOS66-10的柵極(第18節(jié)點N18)，并且進行用于固定第3節(jié)點N13的電位的控制。NMOS112是如下這樣的晶體管其漏極、源極連接在第17節(jié)點N17與第20節(jié)點N20之間，其柵極與第3節(jié)點N13連接，根據(jù)第3節(jié)點N13的電位，與PMOS111互補地控制PMOS65-9的柵極，并且進行用于固定第1節(jié)點N11的電位的控制。
(實施例1的動作)本實施例1的高通過速率輸出電路為了實現(xiàn)高通過速率化，并抑制消耗電流的增加，按以下的(A)、(B)序列動作。
(A)在輸入電壓Vin從低電位的“L”電平變化到高電位的“H”電平的情況下，進行以下的(1)～(7)的動作。
(1)檢測IN和OUT之間的電位差的源極跟隨器NMOS93-1導通，第15節(jié)點N15的電位下降。
(2)由于PMOS94-7因節(jié)點N15的電位下降而導通，所以節(jié)點N11與OUT以低電阻連接，電位急劇下降，使輸出級PMOS81深度飽和導通。其結(jié)果，OUT急劇上升，通過速率提高。
(3)同時，PMOS65導通，P型差動輸入級60A的電流增加。由于流過NMOS75的電流增加，所以流入NMOS76的電流也會因電流鏡而增加，從而使節(jié)點N13的電位進一步降低。通過該動作，可降低OUT急劇上升時輸出級80的貫通電流，并且可進一步提高通過速率。
(4)節(jié)點N11的電位的急劇降低使PMOS111導通。此時，節(jié)點N18的電位上升到二極管連接的節(jié)點N19的電平，使NMOS66-10導通，增加N型差動輸入級60B的電流，同時，NMOS115導通。節(jié)點N13的電位被固定為二極管連接的節(jié)點N20的電平，從而防止了輸出級80的貫通電流的增加。
(5)當OUT急劇上升，IN與OUT之間的電位差變得小于等于NMOS93-1的(柵極-源極間電壓Vgs-PMOS的閾值電壓Vt)時，NMOS93-1截止。由于節(jié)點N15的電位成為VDD電平，所以PMOS65、PMOS94-7也截止。
(6)此時，由于在IN與OUT之間還存在電位差，節(jié)點N11的電位還在下降，所以PMOS111為導通狀態(tài)。在PMOS111截止之前，N型差動輸入級60B的電流繼續(xù)保持增加的狀態(tài)，從而以短的建立時間達到目標電位。
(7)在節(jié)點N11的電位上升，使得PMOS111截止、節(jié)點N18的電位成為VSS電平時，高通過速率的序列動作全部結(jié)束，高通過速率輸出電路轉(zhuǎn)移到穩(wěn)態(tài)動作。
(B)在輸入電壓Vin從高電位的“H”電平變化到低電位的“L”電平的情況下，進行以下的(1)～(7)的動作。
(1)檢測IN和OUT之間的電位差的源極跟隨器PMOS93-2導通，節(jié)點N16的電位上升。
(2)節(jié)點N16的電位的上升，使得NMOS94-8導通，所以節(jié)點N13與OUT以低電阻連接，電位急劇上升，使輸出級NMOS82深度飽和導通。其結(jié)果，使OUT急劇下降，通過速率提高。
(3)同時，NMOS66導通，N型差動輸入級60B的電流增加。由于流過PMOS71的電流增加，所以流入PMOS72的電流也會因電流鏡而增加，從而使節(jié)點N11的電位進一步上升。通過該動作，可降低OUT急劇下降時的輸出級80的貫通電流，并且可進一步提高通過速率。
(4)節(jié)點N13的電位的急劇上升，使NMOS112導通。此時，節(jié)點N17的電位下降到二極管連接的節(jié)點N20的電平，使PMOS65-9導通，增加P型差動輸入級60A的電流，同時，PMOS114導通。節(jié)點N11的電位被固定為二極管連接的節(jié)點N19的電平，從而防止了輸出級80的貫通電流的增加。
(5)當OUT急劇下降，IN與OUT之間的電位差變得小于等于PMOS93-2的(柵極-源極間電壓Vgs-PMOS的閾值電壓Vt)時，PMOS93-2截止。由于節(jié)點N16的電位成為VSS電平，所以NMOS66和NMOS94-8也截止。
(6)此時，由于在IN與OUT之間還存在電位差，節(jié)點N13的電位還在上升，所以NMOS112為導通狀態(tài)。在NMOS112截止之前，P型差動輸入級60A的電流繼續(xù)保持增加的狀態(tài)，從而以短的建立時間達到目標電位。
(7)在節(jié)點N13的電位下降，使得NMOS112截止、節(jié)點N17的電位成為VDD電平時，高通過速率的序列動作全部結(jié)束，運算放大器轉(zhuǎn)移到穩(wěn)態(tài)動作。
(實施例1的效果)圖2是表示把本發(fā)明的實施例1與以往電路進行比較時的模擬結(jié)果的動作波形圖。
根據(jù)本實施例1，具有如下的(a)～(d)的效果。
(a)由于利用NMOS93-1和PMOS93-2來檢測IN與OUT之間的電位差，使輸出級80的PMOS81和NMOS82深度飽和導通，并且只在輸出變化時補充差動輸入級50的電流，因此可在不增加靜態(tài)消耗電流的情況下，實現(xiàn)通過速率的高速化。
(b)由于只在對與OUT連接的負載進行充放電時增加差動電流，所以可適應范圍寬的負載。
(c)對輸出級80的貫通電流的對策，盡管是應對高通過速率，但也可減小充放電時的輸出級80的貫通電流。
(d)可減少過沖和下沖，并可實現(xiàn)短的建立時間。
(實施例2的結(jié)構(gòu))圖3是表示本發(fā)明的實施例2的高通過速率輸出電路的概略電路圖，對與表示實施例1的圖1中的要素相同的要素標記相同的符號。
本實施例2的高通過速率輸出電路，在實施例1的輸出電路中追加了P型輸出停止部120和N型輸出停止部130。
輸出停止部120、130是，根據(jù)互補控制信號DSB、XDSB(例如，VDD或VSS)，把第1節(jié)點N11和第3節(jié)點N13設定為固定電位，使輸出級80的PMOS81和NMOS82同時為截止狀態(tài)的電路。
P型輸出停止部120包括由控制信號DSB控制其柵極的PMOS121、122、123、124，以及由反相控制信號XDSB控制其柵極的PMOS125。PMOS121的源極、漏極連接在PMOS71的漏極與節(jié)點N12之間，PMOS122的源極、漏極連接在節(jié)點N11與電阻74之間，PMOS123的源極、漏極連接在節(jié)點N15與NMOS93-1的漏極之間，PMOS124的源極、漏極連接在節(jié)點N11與PMOS94-7的源極之間，PMOS125的源極、漏極連接在VDD與節(jié)點N11之間。
N型輸出停止部130包括由反相控制信號XDSB控制其柵極的NMOS131、132、133、134，以及由控制信號DSB控制其柵極的NMOS135。NMOS131的漏極、源極連接在節(jié)點N14與NMOS75的漏極之間，NMOS132的漏極、源極連接在電阻74與節(jié)點N13之間，NMOS133的漏極、源極連接在PMOS93-2的漏極與節(jié)點N16之間，NMOS134的漏極、源極連接在NMOS94-8的源極與節(jié)點N13之間，NMOS135的漏極、源極連接在節(jié)點N13與VSS之間。
其它的結(jié)構(gòu)與實施例1相同。
(實施例2的動作)本實施例2的高通過速率輸出電路按照以下的(A)、(B)的序列動作。
(A)在控制信號DSB為VSS電平(反相控制信號XDSB為VDD電平)時，輸入電壓Vin發(fā)生了變化的情況下，進行與實施例1同樣的動作。
(B)在控制信號DSB為VDD電平(反相控制信號XDSB為VSS電平)時，輸入電壓Vin發(fā)生了變化的情況下，由于PMOS121～124以及NMOS131～134截止，而且PMOS125以及NMOS135導通，節(jié)點N11的電位為VDD電平，節(jié)點N13的電位為VSS電平，所以OUT為Hi-Z，輸入電壓Vin即使變化，輸出也不會變化。然后，在控制信號DSB為VSS電平時(反相控制信號XDSB為VDD電平時)，如果發(fā)生變化，則高通過速率輸出電路開始進行與實施例1同樣的高通過速率動作。
(實施例2的效果)
根據(jù)本實施例2，具有與實施例1基本一樣的效果，通常，在需要Hi-Z期間的情況下，在高通過速率輸出電路的OUT上設置開關(guān)來進行控制，但在這種構(gòu)造的情況下，由于存在開關(guān)的電阻，所以難以提高通過速率。而通過采用本實施例2的構(gòu)造，不需要設置開關(guān)即可進行控制。
這樣，通過追加輸入控制信號DSB或反相控制信號XDSB的端子，可任意地設定輸出的定時。特別是對于需要Hi-Z期間的LCD源極驅(qū)動器等，具有良好的效果。
(實施例3的結(jié)構(gòu))圖4是表示本發(fā)明的實施例3的高通過速率輸出電路的概略電路圖，對與表示實施例1的圖1中的要素相同的要素標記相同的符號。
本實施例3的高通過速率輸出電路的構(gòu)造是，從實施例1的第1輔助電流源部60C中除去了PMOS65-9，并且從第2輔助電流源部60D中除去了NMOS66-10，并且除去了對這些PMOS65-9和NMOS66-10進行柵極控制的輸出輔助電路100，其它的構(gòu)造與實施例1相同。
(實施例3的動作)本實施例3在進行了實施例1的(1)～(3)以及(5)的動作之后，高通過速率的序列動作全部結(jié)束，高通過速率輸出電路轉(zhuǎn)到穩(wěn)態(tài)動作。
(實施例3的效果)圖5是表示把本發(fā)明的實施例1、3與以往電路進行比較時的模擬結(jié)果的動作波形圖。
從圖中可看出，實施例3也和實施例1基本一樣，可獲得提高了通過速率的效果。
另外，本發(fā)明不限于上述實施例1～3，可以進行各種變形，并能夠以各種利用方式實施。作為該變形和利用方式，例如有如下的(a)～(c)。
(a)通過控制實施例1、2的電流源51、52、91、92、101、102、或?qū)嵤├?的電流源51、52、91、92的電流值，控制通過速率，可進一步削減消耗電流。
(b)也可以將構(gòu)成實施例1～3的晶體管改變電源的極性，將PMOS改變?yōu)镹MOS、將NMOS改變?yōu)镻MOS，或者將它們用MOS晶體管以外的雙極型晶體管等其它晶體管來構(gòu)成。另外，也可以將高通過速率輸出電路變更為圖示以外的電路結(jié)構(gòu)。
(c)實施例1～3的高通過速率輸出電路可適用于驅(qū)動液晶板、有機EL板等各種顯示板的顯示裝置。
權(quán)利要求
1.一種輸出電路，其特征在于，包括第1導電型的第1差動輸入級，具有連接在流過恒定電流的第1電流源與第3節(jié)點之間，由輸入端子的電位控制其導通狀態(tài)的第1晶體管；和連接在上述第1電流源與第4節(jié)點之間，由輸出端子的電位控制其導通狀態(tài)的第2晶體管；與上述第1導電型不同的第2導電型的第2差動輸入級，具有連接在第1節(jié)點與流過恒定電流的第2電流源之間，由輸入端子的電位控制其導通狀態(tài)的第3晶體管；和連接在第2節(jié)點與上述第2電流源之間，由輸出端子的電位控制其導通狀態(tài)的第4晶體管；電流鏡部，使第1電源電流流過上述第2節(jié)點和上述第4節(jié)點，使與上述第1電源電流對應的第2電源電流流過上述第1節(jié)點和上述第3節(jié)點；推挽型的輸出級，具有由上述第1節(jié)點的電位驅(qū)動的第1輸出晶體管；和經(jīng)由上述輸出端子與上述第1輸出晶體管串聯(lián)連接，由上述第3節(jié)點的電位驅(qū)動的第2輸出晶體管；第1輔助電流源部，具有流過恒定電流的第3電流源、和與上述第3電流源串聯(lián)連接的第5晶體管，并與上述第1電流源并聯(lián)連接；第2輔助電流源部，具有流過恒定電流的第4電流源、和與上述第4電流源串聯(lián)連接的第6晶體管，并與上述第2電流源并聯(lián)連接；輸出級輔助部，具有連接在上述第1節(jié)點與上述輸出端子之間的第7晶體管、和連接在上述第3節(jié)點與上述輸出端子之間的第8晶體管；以及控制部，檢測上述輸入端子與上述輸出端子之間的電位差，根據(jù)其檢測結(jié)果，分別控制上述第5晶體管和上述第7晶體管、以及上述第6晶體管和上述第8晶體管的導通狀態(tài)。
2.根據(jù)權(quán)利要求1所述的輸出電路，其特征在于，上述控制部具有第1檢測晶體管，檢測上述輸入端子與上述輸出端子之間的電位差，根據(jù)其檢測結(jié)果，控制上述第5晶體管和上述第7晶體管的導通狀態(tài)；和第2檢測晶體管，檢測上述輸入端子與上述輸出端子之間的電位差，根據(jù)其檢測結(jié)果，與第1檢測晶體管互補地控制上述第6晶體管和上述第8晶體管的導通狀態(tài)。
3.根據(jù)權(quán)利要求1或2所述的輸出電路，其特征在于，進一步設置了與上述第5晶體管并聯(lián)連接的第9晶體管；與上述第6晶體管并聯(lián)連接的第10晶體管；第1控制晶體管，根據(jù)上述第1節(jié)點的電位，控制上述第10晶體管的導通狀態(tài)，以及上述第3節(jié)點的電位；第2控制晶體管，根據(jù)上述第3節(jié)點的電位，與上述第1控制晶體管互補地控制上述第9晶體管的導通狀態(tài)，以及上述第1節(jié)點的電位。
4.根據(jù)權(quán)利要求1～3的任意一項所述的輸出電路，其特征在于，進一步設置了輸出停止部，根據(jù)控制信號將上述第1節(jié)點和上述第3節(jié)點設定為固定電位，使上述第1輸出晶體管和上述第2輸出晶體管同時成為非導通狀態(tài)。
5.根據(jù)權(quán)利要求4所述的輸出電路，其特征在于，上述輸出停止部由多個晶體管構(gòu)成，該多個晶體管分別與上述第1節(jié)點和第3節(jié)點連接，根據(jù)上述控制信號把上述第1節(jié)點和上述第3節(jié)點設定為上述固定電位。
6.一種顯示裝置，其特征在于，包括具有多個顯示元件的顯示板、和驅(qū)動上述顯示板的驅(qū)動部，上述驅(qū)動部構(gòu)成為，利用權(quán)利要求1～5中的任意一項所述的輸出電路的輸出級的輸出，對上述顯示元件進行電壓驅(qū)動。
7.根據(jù)權(quán)利要求6所述的顯示裝置，其特征在于，上述顯示板由液晶板、或有機電致發(fā)光板構(gòu)成。
全文摘要
本發(fā)明提供一種輸出電路以及使用了該輸出電路的顯示裝置，不需要增大電路規(guī)模，即可實現(xiàn)高通過速率和低功耗。在高通過速率輸出電路中，由NMOS(93－1)和PMOS(93－2)檢測IN與OUT之間的電位差，使輸出級(80)的PMOS(81)和NMOS(82)深度飽和導通，并且只在輸出變化時補充差動輸入級(50)的電流，由此可在不增加靜態(tài)消耗電流的情況下實現(xiàn)通過速率的高速化。另外，由于只在對與OUT連接的負載充放電時增加差動電流，所以可適應范圍寬的負載。對輸出級(80)的貫通電流的對策，盡管是應對高通過速率，但也可以減小充放電時的輸出級(80)的貫通電流，并且可減少過沖、下沖，以及實現(xiàn)短的建立時間。
文檔編號G09G3/20GK101013562SQ20061016808
公開日2007年8月8日 申請日期2006年12月18日 優(yōu)先權(quán)日2006年1月30日
發(fā)明者佐藤誠則 申請人:沖電氣工業(yè)株式會社