專利名稱：顯示裝置驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是涉及驅(qū)動平板顯示器的顯示裝置的驅(qū)動電路，特別是涉及驅(qū)動等離子體顯示器面板的顯示裝置驅(qū)動電路。
背景技術(shù)：
近年來，使用等離子體顯示器面板(以下稱為“PDP”)的大畫面、薄型的壁掛電視機登上了舞臺。
圖25是表示用于驅(qū)動PDP的PDP驅(qū)動裝置的概略結(jié)構(gòu)例的圖。
還有，這里為了簡化，示例了2電極的PDP。
PDP700的驅(qū)動裝置由多個掃描驅(qū)動器IC(集成電路)800-1、800-2、800-3、……800-k，與數(shù)據(jù)(地址)驅(qū)動器IC900-1、900-2、900-3、……900-m等(這里k、m是任意的數(shù))所構(gòu)成。
掃描驅(qū)動器IC800-1～800-k分別驅(qū)動多個掃描·維持電極911，數(shù)據(jù)(地址)驅(qū)動器IC900-1～900-m分別驅(qū)動與R、G、B各色相對應(yīng)的多個數(shù)據(jù)電極912。該掃描·維持電極911與數(shù)據(jù)電極912配置為相互垂直的格子狀，在其交點配置放電單元(未圖示)。
掃描驅(qū)動器IC800-1～800-k的數(shù)目，例如，在假定能夠分別驅(qū)動64個掃描·維持電極911時，在XGA(延伸視頻圖形排列eXtendedvideo Graphics Array)的情況下，由于PDP700的像素數(shù)目為1024×768個，所以k＝12而配置。
在圖像顯示時，由這些掃描驅(qū)動器IC800-1～800-k與數(shù)據(jù)(地址)驅(qū)動器IC900-1～900-m，將來自數(shù)據(jù)電極912的數(shù)據(jù)，對于放電單元中的每一個掃描·維持電極911進行掃描與寫入(地址放電期間addressdischarge period)，對掃描·維持電極911多次輸出放電維持脈沖，維持放電(放電維持期間discharge holding period)，進行圖像的顯示。
以下對現(xiàn)有的掃描驅(qū)動器IC(還有，以下稱為顯示裝置驅(qū)動電路)的結(jié)構(gòu)加以說明。
圖26是現(xiàn)有的顯示裝置驅(qū)動電路的結(jié)構(gòu)圖。
現(xiàn)有的顯示裝置驅(qū)動電路800，由端子DATA輸入控制圖25所示的掃描·維持電極911的串行信號，具有與輸入端子CLK的時鐘信號同步、變換為并行信號的移位寄存器810-1、810-2、810-3、……810-n，與將從移位寄存器810-1、810-2、810-3、……810-n向每一個位傳送的信號送出到輸出段電路830-1、830-2、830-3、……830-n的數(shù)據(jù)選擇器820-1、820-2、820-3、……820-n。n為任意的數(shù)，例如在64位的顯示裝置驅(qū)動電路800的情況下，n＝64，驅(qū)動64個掃描·維持電極911。還有，與數(shù)據(jù)選擇器820-1、820-2、820-3、……820-n相連接的端子SH，輸入使全部的掃描·維持電極911為高電平時的全輸出高(HHigh)電平固定信號，端子SL，輸入使全部的掃描·維持電極911為低(LLow)電平時的全輸出高電平固定信號。
圖27是現(xiàn)有的PDP的顯示裝置驅(qū)動電路中輸出段電路的電路圖。
輸出段電路830具有電平移動電路831，逆變器832、833，緩沖電路834，以及單位面積上流過多的電流的元件、兩個IGBT(絕緣柵極雙極晶體管Insulated Gate Bipolar Transistor)835、836。
電平移動電路831是由高耐壓的p溝道型的MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管Metal Oxide Semiconductor Field EffectTransistor)(以下稱為“PMOS”)831a、831b和n溝道型的MOSFET(以下稱為“NMOS”)831c、831d所構(gòu)成的電路。PMOS831a，將源極端子連接于供給0～100V高電壓的高電壓電源端子VDH，漏極端子連接于NMOS831c的漏極端子、PMOS831b的柵極端子、以及IGBT836的柵極端子。PMOS831a的柵極端子與PMOS831b的漏極端子及NMOS831d的漏極端子相連接。而且，PMOS831b也同樣，其源極端子與高電壓電源端子VDH相連接，漏極端子與NMOS831d的漏極端子及PMOS831a的柵極端子相連接。PMOS831b的柵極端子與PMOS831a的漏極端子相連接。而且，NMOS831c、831d的源極端子都接地。而且，NMOS831c的的柵極端子中通過逆變器832，NMOS831d的柵極端子中通過逆變器832、833，輸入來自輸入端子IN的信號(從上述數(shù)據(jù)選擇器820-1～820-n所送出的信號)。
緩沖電路834通過逆變器832、833而輸入來自輸入端子IN的信號，反轉(zhuǎn)信號的電平，輸入到IGBT835的柵極端子。
IGBT836的集電極端子與高電壓電源端子VDH相連接，發(fā)射極與輸出端子Do及IGBT835的集電極相連接。而且，IGBT835的發(fā)射極接地。
輸出端子Do與圖25所示的掃描·維持電極911相連接，進而與放電單元(可看作容量)相連接。
使用時序圖對這樣的輸出段電路830的動作加以說明。
還有，以下也有將100V的電壓記為VDH，5V的電壓記為VDL的情況。
圖28是說明現(xiàn)有的輸出段電路的動作的時序圖。
在該圖中，輸入到輸入端子的輸入信號，表示NMOS831c、831d的柵極信號，IGBT835、836的柵極信號及輸出端子Do的輸出信號的電壓波形。
現(xiàn)在，5V(VDL)的輸入信號輸入到輸入端子IN(圖中的t10)，輸入端子IN成為高電平時，NMOS831c的柵極信號成為低電平，斷開(OFF)。而且NMOS831d的柵極信號成為高電平，接通(ON)。由此，PMOS831a為接通，IGBT836的柵極信號成為100V。由此IGBT836為接通，向輸出端子Do輸出100V的輸出信號。此時，由于IGBT835的柵極信號為低電平(圖中為GND(0V)，以下同)，所以IGBT835為斷開。
接著，輸入信號為低電平時(圖中的t11)，電平移動電路831的NMOS831c的柵極信號成為高電平并接通，NMOS831d的柵極信號成為低電平并斷開。由此，PMOS831a為斷開，PMOS831b為接通。這樣使IGBT836的柵極信號為低電平，IGBT836為斷開。而且，由于輸出到IGBT835的柵極端子的柵極信號成為高電平，所以IGBT835為接通，從輸出端子Do輸出的輸出信號下降為0V。
作為這樣的輸出段道路，現(xiàn)有有進一步進行以下改良的電路。例如在專利文獻1中，為了防止輸出信號的上升時間過快而發(fā)生噪音，開發(fā)了使輸出段的高電壓電源端子與輸出端子之間連接的FET的柵-源極間的電壓在開關(guān)時的一定時間維持為與一定電位，以緩和輸出(供給電流)的上升的技術(shù)。而且，在專利文獻2中，開發(fā)了用于縮小芯片尺寸，即使減小輸出端子與基準(zhǔn)電源端子之間連接的晶體管，也能夠得到充分的電流驅(qū)動能力的技術(shù)。
圖29是現(xiàn)有的PDP的顯示裝置驅(qū)動電路中的輸出段電路的電路圖。
輸出段電路840與圖27所示的輸出段電路830同樣，具有電平移動電路831與IGBT835、836。
而且，在與高電壓電源端子VDH相連接的IGBT836的柵極發(fā)射極之間連接有穩(wěn)壓二極管(齊納二極管Zener Diode)844及電阻845。穩(wěn)壓二極管844是用于防止施加超過IGBT836的柵極發(fā)射極之間耐壓的電壓的裝置，電阻845用于將柵極電位提高到VDL(5V)。由于通過連接穩(wěn)壓二極管844能夠在IGBT836的柵極發(fā)射極之間不施加高的電壓，所以可使IGBT836的柵極氧化膜形成得比圖27的IGBT836更薄，與IGBT835同樣的厚度。如圖27所示，在不形成穩(wěn)壓二極管844和電阻845而IGBT836的柵極氧化膜厚的情況下，需要增加加厚IGBT836的柵極氧化膜的工序。為了減少工序，在均為高耐壓元件的PMOS831a及PMOS831b的柵極氧化膜形成同樣厚度的情況下，必須使PMOS831a及PMOS831b增大。但是，如圖29所示，如形成穩(wěn)壓二極管844和電阻845時，由于IGBT836的柵極氧化膜以與IGBT835相同的厚度形成，能夠不追加加厚柵極氧化膜的工序且不增大PMOS831a和PMOS831b的面積而形成輸出段電路。這樣的輸出段電路840的例子，例如在專利文獻3中有說明。
以下，輸出段電路840的動作，與圖27所示的輸出段電路830相同。
此外，現(xiàn)有的顯示裝置驅(qū)動電路的布線圖形或在基板上的安裝等的詳細例如公開在專利文獻4等。
專利文獻1特開平11-98000號公報(段落號0019～0023，圖1、圖2)專利文獻2特開2001-134230號公報(圖1)專利文獻3特開2000-164730號公報(圖1)專利文獻4特開2002-341785號公報。

發(fā)明內(nèi)容
在現(xiàn)有的顯示裝置的驅(qū)動電路中，存在有在輸出端子Do1～Don由金屬碎片等引起短路的情況下，電源接通時或工作時流過過電流，使元件(IGBT)破壞的問題。
而且，還存在有如果為了即使長時間短路也不引起IGBT元件破壞而使元件的電流密度下降時，為了確保必要的電流，必須使元件增大的問題。
這樣的問題，在驅(qū)動液晶顯示器或者EL(Electro Luminescence電致發(fā)光)顯示器等PDP以外的平板顯示器的情況下也存在。
本發(fā)明是針對上述問題，其目的在于提供不增大設(shè)備的尺寸，能夠防止輸出端子短路時IGBT元件破壞的顯示裝置的驅(qū)動電路。
在本發(fā)明中為了解決上述問題，提供具有以下特征的顯示裝置的驅(qū)動電路，在驅(qū)動平板顯示器的顯示裝置的驅(qū)動電路中，具有輸出段電路與計時電路(timer circuit)，其中輸出段電路具有電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管、以及連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管，對應(yīng)于與時鐘信號同步輸入的輸入信號使所述第一或第二晶體管的一方接通(ON)，從所述輸出端子輸出輸出信號；計時電路檢測所述時鐘信號的輸入，在經(jīng)過了規(guī)定時間也不輸入下一個時鐘信號時，向所述輸出段電路發(fā)送用于使所述第一及第二晶體管兩者斷開(OFF)的控制信號。所述輸出段電路根據(jù)所述控制信號使所述第一及第二晶體管兩者斷開。
根據(jù)上述結(jié)構(gòu)，計時電路即使是經(jīng)過了規(guī)定時間也沒有輸入下一個時鐘信號時，向輸出段電路送出用于使第一及第二晶體管兩者斷開的控制信號，輸出段電路使第一及第二晶體管兩者斷開。由此，輸出端子成為高阻抗?fàn)顟B(tài)。
而且，還提供具有以下特征的顯示裝置的驅(qū)動電路，驅(qū)動平板顯示器，具有輸出段電路與控制信號輸出電路，其中輸出段電路具有電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管，以及連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管，對應(yīng)于與時鐘信號同步輸入的輸入信號使所述第一或第二晶體管接通或斷開，從所述輸出端子輸出輸出信號；控制信號輸出電路在所述時鐘信號的輸入檢測后經(jīng)過規(guī)定的時間后，將使所述第一晶體管的柵極為高阻抗?fàn)顟B(tài)的控制信號發(fā)送到所述輸出段電路。
根據(jù)上述結(jié)構(gòu)，輸出段電路，對應(yīng)于與時鐘信號同步輸入的輸入信號使第一或第二晶體管接通或斷開，從輸出端子輸出輸出信號，控制信號輸出電路，在時鐘信號的輸入檢測后經(jīng)過規(guī)定的時間后，向輸出段電路送出使第一晶體管的柵極為高阻抗?fàn)顟B(tài)的控制信號。由此在，在時鐘信號的輸入檢測后經(jīng)過規(guī)定的時間后，第一晶體管的柵極成為高阻抗?fàn)顟B(tài)。
而且，還提供具有以下特征的顯示裝置的驅(qū)動電路，在驅(qū)動平板顯示器的顯示裝置的驅(qū)動電路中，具有電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管；連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管；和具有根據(jù)與時鐘信號同步輸入的輸入信號而決定所述第一晶體管的柵電位的第三及第四晶體管的電平移動電路，在進一步輸入使所述柵極為高阻抗?fàn)顟B(tài)的控制信號時，所述電平移動電路與所述輸入信號無關(guān)地使所述第三及所述第四晶體管同時斷開。
根據(jù)上述結(jié)構(gòu)，電平移動電路，在輸入使第一晶體管的柵極為高阻抗?fàn)顟B(tài)的控制信號時，與所述輸入信號無關(guān)地使所述第三及所述第四晶體管同時斷開，使第一晶體管的柵極成為高阻抗?fàn)顟B(tài)。
根據(jù)本發(fā)明，在時鐘信號延遲的情況下，由于連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管與連接于輸出端子與基準(zhǔn)電源端子之間的第二晶體管兩者都斷開，輸出端子成為高阻抗?fàn)顟B(tài)，所以能夠防止過電流的流過，能夠防止元件的破壞。
而且，由于根據(jù)控制信號能夠使連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管的柵極為高阻抗?fàn)顟B(tài)，所以在輸出端子短路時，能夠防止過電流的流過，能夠防止元件的破壞。
而且，由于能夠不降低電流密度而防止元件的破壞，所以能夠不增大顯示裝置驅(qū)動電路的面積而設(shè)計。


圖1是第一實施方式的顯示裝置驅(qū)動電路的輸出段電路和計時電路的方框電路圖。
圖2是第一實施方式的顯示裝置驅(qū)動電路的方框電路圖。
圖3是計時電路的電路圖。
圖4是說明計時電路動作的時序圖。
圖5是數(shù)據(jù)選擇器的電路圖。
圖6是說明正常工作時顯示裝置驅(qū)動電路動作的時序圖。
圖7是表示輸出端子Do2與輸出端子Do3短路時，Do2、Do3的輸出波形的圖。
圖8是表示輸出端子Do2與輸出端子Do3短路時，時鐘信號延遲情況下現(xiàn)有的顯示裝置驅(qū)動電路的Do2、Do3的輸出波形的圖。
圖9是表示輸出端子Do2與輸出端子Do3短路時，時鐘信號延遲情況下第一實施方式的顯示裝置驅(qū)動電路的Do2、Do3、Do4的輸出波形的圖。
圖10是計時電路的電路圖。
圖11是表示PDP的掃描·維持電極中的輸出波形的圖。
圖12是檢測全輸出高電平固定信號或全輸出低電平固定信號的計時電路的電路圖。
圖13是使用圖12的計時電路的顯示裝置驅(qū)動電路的方框圖。
圖14是第二實施方式的顯示裝置驅(qū)動電路的輸出段電路和控制信號輸出電路的方框電路圖。
圖15是表示第二實施方式的輸出段電路和控制信號輸出電路的動作的時序圖。
圖16是第二實施方式的顯示裝置驅(qū)動電路的方框圖。
圖17是控制信號輸出電路的電路圖。
圖18是說明控制信號輸出電路的動作的時序圖。
圖19是表示輸出端子短路時第二實施方式中顯示裝置驅(qū)動電路的Do2、Do3的輸出波形的圖。
圖20是第三實施方式的顯示裝置驅(qū)動電路的輸出段電路的方框圖。
圖21是表示第三實施方式的輸出段電路的動作的時序圖。
圖22是表示第三實施方式的輸出段電路的另外的動作的時序圖。
圖23是第四實施方式的顯示裝置驅(qū)動電路的輸出段電路的電路圖。
圖24是表示第四實施方式的輸出段電路的動作的時序圖。
圖25是表示用于驅(qū)動PDP的PDP驅(qū)動裝置的概略結(jié)構(gòu)例的圖。
圖26是現(xiàn)有的顯示裝置驅(qū)動電路的結(jié)構(gòu)圖。
圖27是現(xiàn)有的PDP的顯示裝置驅(qū)動電路中輸出段電路的電路圖。
圖28是說明現(xiàn)有的輸出段電路的動作的時序圖。
圖29是現(xiàn)有的PDP的顯示裝置驅(qū)動電路中的輸出段電路的電路圖。
符號說明10 輸出段電路；11、12 IGBT；13 電平移動電路；13a、13b PMOS；13c、13d NMOS；14 緩沖電路；15、16 NAND電路；14d、14e 逆變器；20 計時電路；VDH高電壓電源端子；GND基準(zhǔn)電源端子；IN輸入端子；HiZ_IN控制信號輸入端子；HiZ_OUT控制信號輸出端子；CLK_IN時鐘信號輸入端子；Do輸出端子。
具體實施例方式
下面參照附圖詳細說明本發(fā)明的實施方式。
首先說明第一實施方式的顯示裝置驅(qū)動電路。
圖1是第一實施方式的顯示裝置驅(qū)動電路的概略電路圖。
本發(fā)明的實施方式的顯示裝置驅(qū)動電路，具有輸出段電路10，其由IGBT11、12、電平移動電路13、具有緩沖電路14a、NAND電路14b、14c及逆變器14d、14e的邏輯電路部14-1所構(gòu)成，與計時電路20。
在輸出段電路10中，IGBT11電氣連接于輸出端子Do與供給高電壓的高電壓電源端子VDH之間，IGBT12連接于輸出端子Do與基準(zhǔn)電源端子GND之間。
電平移動電路13的輸出信號輸入到IGBT11的柵極端子，緩沖電路14a的輸出信號輸入到IGBT12的柵極端子。
電平移動電路13是由高耐壓的PMOS13a、13b與NMOS13c、13d所構(gòu)成的電路。PMOS13a將源極端子連接于供給0～100V高電壓的高電壓電源端子VDH，漏極端子連接于NMOS13c的漏極端子、PMOS13b的柵極端子、以及IGBT11的柵極端子。PMOS13a的柵極端子與PMOS13b的漏極端子及NMOS13d的漏極端子相連接。而且，PMOS13b也同樣，源極端子連接于高電壓電源端子VDH，漏極端子連接于NMOS13d的漏極端子、以及PMOS13a的柵極端子。PMOS13b的柵極端子與PMOS13a的漏極端子相連接。而且，NMOS13c、13d源極端子都與基準(zhǔn)電源端子GND相連接。NAND電路14b的輸出信號輸入到NMOS13c的柵極端子，NAND電路14b的輸出信號通過逆變器14d輸入到NMOS13d的柵極端子。
緩沖電路14a輸入NAND電路14c的輸出信號，反轉(zhuǎn)信號的電平，輸入到IGBT12的柵極端子。
NAND電路14b，取輸入到輸入端子IN的輸入信號與輸入到控制信號輸入端子HiZ_IN的控制信號的NAND邏輯而輸出。NAND電路14c，取由逆變器14e反轉(zhuǎn)輸入到輸入端子IN的輸入信號的信號與控制信號的NAND邏輯而輸出。
計時電路20由時鐘信號輸入端子CLK_IN檢測時鐘信號，在即使是經(jīng)過了規(guī)定時間但也不輸入下一個時鐘信號時，從控制信號輸出端子HiZ_OUT發(fā)出使輸出段電路10的IGBT11、12兩者斷開的控制信號。計時電路20的具體結(jié)構(gòu)后面敘述。
輸出端子Do與如圖25所示的掃描·維持電極911相連接，進而與放電單元相連接。
以下說明圖1所示的第一實施方式的顯示裝置驅(qū)動電路的動作。
還有，在初期狀態(tài)下控制信號為高電平。
與時鐘信號同步，高電平的輸入信號輸入到輸出段電路10的輸入端子IN時，NAND電路14b的輸出低電平，電平移動電路13的NMOS13c為斷開，NMOS13d的柵極端子中輸入高電平信號，成為接通。由此，PMOS13a為接通，輸入到IGBT11的柵極端子的柵極信號為100V。由此IGBT11接通，輸出端子Do中輸出100V的輸出信號。此時，由于NAND電路14c的輸出成為高電平，IGBT12的柵極端子中輸入的柵極信號由緩沖電路14a反轉(zhuǎn)，成為低電平，IGBT12為斷開。
接著，如圖25所示，由于在由數(shù)據(jù)電極912寫入時(地址放電時)需要使掃描·維持電極911為低電平，所以對輸入端子IN與時鐘信號同步輸入低電平的輸入信號。此時，由于NAND電路14b的輸出為高電平，電平移動電路13的NMOS13c接通，NMOS13d的柵極端子是輸入低電平信號而斷開。由此，使PMOS13a為斷開，PMOS13b為斷開。由此輸入到IGBT11的柵極端子的柵極信號變?yōu)榈碗娖?，IGBT11斷開。而且，由于IGBT12的柵極端子中輸入的柵極信號為高電平，所以IGBT12為接通，從輸出端子Do輸出的輸出信號為0V。
這樣，在控制信號輸入端子HiZ_IN為高電平時，對應(yīng)于與時鐘信號同步輸入的輸入信號，IGBT11、12的一方為接通，另一方為斷開，從輸出端子Do輸出100V或0V的輸出信號。
接著，對某一時鐘信號的輸入后即使經(jīng)過規(guī)定的時間，也未輸入下一個時鐘信號的情況(例如電源接通時等)加以說明。
計時電路20，在自時鐘信號的輸入經(jīng)過了規(guī)定時間也未輸入下一個時鐘信號的情況下，向輸出段電路10送出低電平的控制信號。此時與來自輸入端子IN的輸入信號無關(guān)，由于輸出段電路10的NAND電路14b、14c的輸出為高電平，所以IGBT11、12兩者都斷開，輸出端子Do成為高阻抗?fàn)顟B(tài)。
進行這樣的動作的輸出段電路10，對于每一個PDP的掃描·維持電極而設(shè)置。在現(xiàn)有的顯示裝置驅(qū)動電路中輸出端子Do與輸出端子Do短路的情況下，時鐘信號延遲，在超過了由短路引起IGBT11、12元件破壞的時間(短路容忍量)時，由過電流引元件破壞，但是如本發(fā)明的實施方式的顯示裝置驅(qū)動電路，在發(fā)生時鐘信號延遲的情況下，通過使IGBT11、12兩者都斷開，輸出端子Do為高阻抗?fàn)顟B(tài)，能夠防止過電流的流動，防止IGBT11、12的元件破壞。
還有，IGBT11、12的短路容忍量設(shè)定為比地址放電時間長的時間。所謂在計時電路20設(shè)定的“規(guī)定時間”，是指比IGBT11、12的短路容忍量短的時間，且比地址放電時充分流過放電電流的地址放電期間長的時間(詳細后述)。
以下詳細說明第一實施方式。
圖2是表示第一實施方式的顯示裝置驅(qū)動電路的詳細的電路圖。
第一實施方式的顯示裝置驅(qū)動電路100a，具有多位數(shù)量(例如64位)的輸出段電路10-1、10-2、10-3、……10-n，與此相對應(yīng)，具有將由端子DATA輸入控制圖25所示的掃描·維持電極911的串行信號，與端子CLK中輸入的時鐘信號同步并變換為并行信號的移位寄存器30-1、30-2、30-3、......30-n，與從移位寄存器30-1、30-2、30-3、......30-n將逐位(bit by bit)傳送的信號送出到輸出段電路10-1、10-2、10-3、……10-n的數(shù)據(jù)選擇器40-1、40-2、40-3、……40-n。還有，連接于數(shù)據(jù)選擇器40-1、40-2、40-3、……40-n的端子SH中，輸入全部的掃描·維持電極911為高電平時的全輸出高電平固定信號(all-the-outputsH-level-fixing signal)，端子SL中，輸入全部的掃描·維持電極911為低電平時的全輸出低電平固定信號(all-the-outputs L-level-fixingsignal)。計時電路20在所有位的輸出段電路10-1、10-2、10-3、……10-n中共用地僅有一個。
輸出段電路10-1、10-2、10-3、……10-n具有與圖1所示的輸出段電路10同樣的結(jié)構(gòu)。
圖3是計時電路的電路圖。
計時電路20由延遲電路21、22與NAND電路23所構(gòu)成。
雖然圖示的是延遲電路21由奇數(shù)個串聯(lián)連接的逆變器21a、21b、21c所構(gòu)成。這里表示的是3個逆變器21a、21b、21c串聯(lián)連接的情況，但為了調(diào)整延遲時間，也可以適當(dāng)?shù)馗淖冊亩螖?shù)。由延遲電路21的延遲時間，例如約為100ns左右。
延遲電路22具有連接圖2中省略的供給0～5V低電壓的低電壓電源端子VDL與一方的輸入端子的NAND電路22a、將NAND電路22a的輸出通過逆變器22b與一方的輸入端子相連接的NAND電路22c、將NAND電路22c的輸出通過逆變器22d與一方的輸入端子相連接的NAND電路22e、將NAND電路22e的輸出通過逆變器22f與一方的輸入端子相連接的NAND電路22g。進而，還有構(gòu)成觸發(fā)器(flip-flop)的NAND電路22h、22i，NAND電路22g的輸出輸入到觸發(fā)器的一方的輸入端子、即NAND電路22i的一方的輸入端子。而且，延遲電路22的NAND電路22a、22c、22e、22g的另一方的輸入端子及觸發(fā)器的另一方的輸入端子(NAND電路22h的一方的輸入端子)中，輸入NAND電路23的輸出的復(fù)位信號。計時電路20輸出的控制信號，從延遲電路22的NAND電路22h取出，從控制信號輸出端子HiZ_OUT送出到上述各輸出段電路10-1、10-2、10-3、……10-n。在該延遲電路22中，用于調(diào)整延遲時間，串聯(lián)連接的元件的段數(shù)也可以適當(dāng)?shù)刈兏?。延遲電路22的延遲時間，例如約為1.5～5μs左右。其理由后面敘述。
NAND電路23取時鐘信號輸入端子CLK_IN輸入的時鐘信號與將其由延遲電路21延遲的信號的NAND邏輯，作為復(fù)位信號送出到延遲電路22。
對上述計時電路20的動作加以說明。
圖4是說明計時電路動作的時序圖。
在該圖中，表示輸入到時鐘信號輸入端子CLK_IN的時鐘信號、作為NAND電路23輸出的復(fù)位信號、作為從控制信號輸出端子HiZ_OUT取出的計時電路20的輸出的控制信號的電壓波形。
輸入時鐘信號時，復(fù)位信號上升，延遲電路21的延遲時間部分成為低電平(圖中為GND，0V)。接受此，作為計時電路20的輸出的控制信號維持為高電平(圖中為VDL(5V))。但是，如圖4，即使是超過了延遲電路22所設(shè)定的延遲時間td，也不輸入時鐘信號。就是說低電平的復(fù)位信號未輸入延遲電路22的情況下，控制信號為低電平。
接著，以圖2所示的數(shù)據(jù)選擇器40-1～40-n中的一個作為數(shù)據(jù)選擇器40，對其結(jié)構(gòu)加以說明。
圖5是數(shù)據(jù)選擇器的電路圖。
數(shù)據(jù)選擇器40由逆變器41、42、43與NAND電路44、45所構(gòu)成。
NAND電路44的一方的輸入端子中，通過逆變器41輸入從移位寄存器30-1～30-n輸入到端子DA的數(shù)據(jù)，另一方的輸入端子中，通過逆變器42輸入端子SL中輸入的全輸出低電平固定信號。NAND電路45的一方的輸入端子中，輸入來自NAND電路44的輸出，另一方的輸入端子中，通過逆變器43輸入端子SH中輸入的全輸出高電平固定信號。NAND電路45的輸出成為該數(shù)據(jù)選擇器40的輸出，輸入到上述輸出段電路10-1、10-2、10-3、……10-n的輸入端子IN。
在這樣的數(shù)據(jù)選擇器40中，端子SL、SH的電平通常為低電平。由此，端子DA中輸入的電平反轉(zhuǎn)的信號，轉(zhuǎn)送到輸出端子Dout。全輸出高電平固定信號成為高電平時，與端子DA中輸入的信號無關(guān)，數(shù)據(jù)選擇器40將高電平的信號輸出到輸出段電路10-1、10-2、10-3、……10-n。而且，全輸出低電平固定信號成為高電平時，與端子DA中輸入的信號無關(guān)，數(shù)據(jù)選擇器40將低電平的信號輸出到輸出段電路10-1、10-2、10-3、……10-n。它們是放電維持期間等所使用的信號。
圖6是說明正常工作時顯示裝置驅(qū)動電路動作的時序圖。
在該圖中，表示地址放電時輸入到時鐘信號輸入端子CLK_IN的時鐘信號、輸出段電路10-1～10-n的輸出端子Do1～Don的輸出波形(Do1～Don輸出波形)。
地址放電中，由端子DATA所輸入的信號，與時鐘信號的上升同步，由移位寄存器30-1～30-n移位，通過順次輸入到輸出段電路10-1～10-n，其輸出波形如圖所示順次下降，至輸入信號上升到高電平的期間(地址放電期間)成為輸出脈沖寬度。還有，在圖6中，輸入信號雖然在圖示中省略，但與時鐘信號的上升同步，成為高電平或低電平。
這里，作為例子，對存在有使輸出端子Do2與輸出端子Do3短路的黏附物的情況加以說明。
圖7是表示輸出端子Do2與輸出端子Do3短路時，Do2、Do3的輸出波形的圖。
輸出端子Do2與輸出端子Do3短路時，與時鐘信號同步，輸出端子Do2的輸出下降，同時輸出端子Do3的輸出成為同樣的電位(圖中的t1)。此時，由于連接于輸出段電路10-2的基準(zhǔn)電源端子GND的IGBT與連接于輸出段電路10-3的高電壓電源端子VDH的IGBT(參照圖1)短路，所以基于連接于高電壓電源端子VDH的IGBT的電壓下降部分、下降的電位由比GND電平(0V)僅有少許的上升。這里，下一個時鐘信號輸入時(圖中的t2)，由于連接于輸出段電路10-2的高電壓電源端子VDH的IGBT與連接于輸出段電路10-3的基準(zhǔn)電源端子GND的IGBT短路，所以基于連接于高電壓電源端子VDH的IGBT的電壓下降部分、同樣下降的電位由成為比GND電平(0V)僅有少許的上升的電位。
在圖7的情況下，時鐘信號正常動作，Do2、Do3的輸出波形的一個時鐘部分的輸出脈沖寬度，在不超過輸出段電路10-1～10-n使用的IGBT的短路容忍量(10μs左右)的情況下，由于動作的IGBT切換，所以IGBT的動作不會破壞元件。
接著，表示在電源上升時等時鐘信號未正常輸入顯示裝置驅(qū)動電路100a時，輸出端子Do2與輸出端子Do3短路情況下的輸出波形。
這里，為了比較，首先表示了現(xiàn)有的顯示裝置驅(qū)動電路的輸出波形。
圖8是表示輸出端子Do2與輸出端子Do3短路時，時鐘信號延遲情況下現(xiàn)有的顯示裝置驅(qū)動電路的Do2、Do3的輸出波形的圖。
如該圖所示，在輸出端子Do2與輸出端子Do3短路的情況下，時鐘信號延遲，超過了輸出段電路10-1～10-n使用的IGBT的短路容忍量(10μs左右)時，IGBT元件發(fā)生破壞。
圖9是表示輸出端子Do2與輸出端子Do3短路時，時鐘信號延遲情況下第一實施方式的顯示裝置驅(qū)動電路的Do2、Do3、Do4的輸出波形的圖。
在第一實施方式的顯示裝置驅(qū)動電路100中，如經(jīng)過由計時電路20的延遲電路22(參照圖3)所設(shè)定的延遲時間td時，低電平的控制信號輸入到全部的輸出段電路10-1～10-n。由此，輸出段電路10-1～10-n的IGBT11、12斷開，輸出端子Do1～Don的Do1～Don輸出波形(圖中僅表示了Do2～Do4的輸出波形)成為高阻抗電平(HiZ)，例如，為中間電平(50V左右)。由此，短路的輸出端子Do2與輸出端子Do3，即使是在時鐘信號延遲，超過IGBT11、12的短路容忍量(10μs左右)的情況下，由于在延遲時間td為高阻抗?fàn)顟B(tài)，所以能夠防止過電流的發(fā)生，能夠防止IGBT11、12的元件破壞。
而且，在控制信號輸出后輸入時鐘信號的情況下，由于控制信號回到了高電平，所以輸出段電路10-1～10-n的IGBT11、12與輸入信號相對應(yīng)，回到一方為接通，另一方為斷開的通常動作。
延遲時間td必須是比地址放電期間充分流過放電電流的地址放電期間要長，比IGBT11、12的短路容忍量要短。例如，在地址放電期間為1.3μs，IGBT11、12的短路容忍量為10μs的情況下，希望延遲時間td為1.5～5.0μs之間。
還有，如上所述，用于調(diào)整延遲時間td，可以是調(diào)整計時電路20的延遲電路22的串聯(lián)連接的元件數(shù)，也可以是使用以下的電阻及容量。
圖10是計時電路的電路圖。
在圖10中，對于與圖3所示的計時電路20同樣的結(jié)構(gòu)要素都用同樣的符號表示。在決定延遲時間td的圖10所示的計時電路50的延遲電路52中，使用電阻R及電容C。這里表示的是在前段的逆變器22b的輸出端子與NAND電路22e的一方的輸出端子之間連接電阻R與一方接地的電容C，取代圖3的延遲電路22的NAND電路22c與逆變器22d的情況。也可以將由這樣連接的電阻R與電容C形成的延遲電路進行多個的串聯(lián)連接。
圖11是表示PDP的掃描·維持電極中輸出波形的圖。
如該圖所示，在與時鐘信號同步的地址放電期間之后，由全輸出高電平固定信號或全輸出低電平固定信號，有用于維持放電的放電維持期間。
放電維持期間時，如上述圖5的數(shù)據(jù)選擇器40所示，由端子SL輸入全輸出低電平固定信號(高電平)，Do1～Don輸出波形(這里僅表示了Do2～Do4的輸出波形)下降。在上述中，雖然是對地址放電中輸出端子Do1～Don的短路進行的說明，但考慮到與電源的短路，必須使設(shè)定的延遲時間td比該放電維持期間長，且比IGBT的短路容忍量要短。這是由于在這樣的放電維持期間，在發(fā)生了與電源短路的情況下，全輸出高電平固定信號或全輸出低電平固定信號不在規(guī)定的時間動作時，有發(fā)生IGBT元件破壞的危險性。以下，表示檢測全輸出高電平固定信號或全輸出低電平固定信號的計時電路。
圖12是檢測全輸出高電平固定信號或全輸出低電平固定信號的計時電路的電路圖。
計時電路60具有輸入時鐘信號、來自端子SH、SL的全輸出高電平固定信號、全輸出低電平固定信號的NOR電路64a以及由反轉(zhuǎn)NOR電路64a的輸出電平的逆變器64b所構(gòu)成的OR電路64。關(guān)于其它的構(gòu)成要素，由于與圖10相同且用同一符號表示，所以其說明予以省略。還有，延遲電路52在比放電維持期間長且比IGBT的短路容忍量短的范圍內(nèi)設(shè)定延遲時間td。
根據(jù)這樣的結(jié)構(gòu)，在延遲電路52設(shè)定的延遲時間td以上，在時鐘信號、全輸出高電平固定信號、全輸出低電平固定信號即使經(jīng)過了延遲時間td也不動作的情況下，通過向輸出段電路10-1～10-n輸出低電平的控制信號，能夠使全輸出端子Do1～Don成為高阻抗?fàn)顟B(tài)，能夠阻止由于與電源VDH的短路而引起的IGBT元件破壞。
圖13是表示使用圖12的計時電路情況下的顯示裝置驅(qū)動電路的結(jié)構(gòu)的圖。
如該圖，使用圖12的計時電路60的顯示裝置驅(qū)動電路100b，與連接于數(shù)據(jù)選擇器40-1～40-n的端子SH、SL及計時電路60相連接即可，其它的結(jié)構(gòu)與圖2所示的顯示裝置驅(qū)動電路100a相同。
如圖29所示的現(xiàn)有的顯示裝置驅(qū)動電路，可以在IGBT11的柵極發(fā)射極之間連接穩(wěn)壓二極管與電阻。這種情況下能夠使IGBT11的柵極氧化膜很薄。在這種情況下，控制信號輸入端子HiZ_IN為低電平時，IGBT11、12兩者都為斷開，但由于IGBT11的柵極電位為低電平，所以輸出端子Do為低電平。本實施方式由于對于時鐘信號通常不動作的情況輸入控制信號，不會對通常動作產(chǎn)生影響，即使是低電平也沒有問題。
如以上的說明，根據(jù)第一實施方式的顯示裝置驅(qū)動電路，即使是在輸出端子Do1～Don短路的情況下，也能夠使元件的電流密度不下降，能夠防止IGBT11、12元件的破壞。由此，能夠不增大PDP的顯示裝置驅(qū)動電路的面積而設(shè)計。
接著，說明第二實施方式的顯示裝置驅(qū)動電路。
圖14是第二實施方式的顯示裝置驅(qū)動電路的概略電路圖。
第二實施方式的顯示裝置驅(qū)動電路，作為輸出段電路10a，具有GBT11、12，電平移動電路13，以及邏輯電路部14-2。而且，與第一實施方式的顯示裝置驅(qū)動電路不同，具有與計時電路20、50、60的控制信號輸出電路70。
電平移動電路13的電路結(jié)構(gòu)，由于與第一實施方式的顯示裝置驅(qū)動電路相同，所以都賦予同樣的符號，其說明予以省略。
邏輯電路部14-2與第一實施方式的邏輯電路部14-1不同，是由緩沖電路14f、NOR電路14g、逆變器14h、14i、14j所構(gòu)成。
緩沖電路14f，通過逆變器14i、14j輸入輸入端子IN中輸入的輸入信號，反轉(zhuǎn)信號電平，輸入到IGBT12的柵極端子。
NOR電路14g，通過逆變器14h輸入輸入端子IN中輸入的輸入信號，將與控制信號輸入端子HiZ_IN中輸入的控制信號的NOR的邏輯結(jié)果，輸入到電平移動電路13的NMOS13d的柵極端子。而且，逆變器14h的輸出，進而輸入到電平移動電路13的NMOS13c的柵極端子。
還有，在圖14中，在IGBT11的柵極發(fā)射極之間連接有穩(wěn)壓二極管15與電阻16。穩(wěn)壓二極管15是用于防止施加超過IGBT11的柵極發(fā)射極之間的耐壓的電壓的二極管，電阻16是用于使柵電位上升到VDL(5V)。
在該輸出段電路10a中，由輸入到電平移動電路13的NMOS13c、13d的柵極端子的信號，決定IGBT11的柵極電位。而且，特別是NMOS13c、13d中的一方的NMOS13d，由控制信號所控制。
控制信號輸出電路70由時鐘信號輸入端子CLK_IN而輸入時鐘信號，使該時鐘信號延遲，在經(jīng)過時鐘信號的輸入檢測后的規(guī)定時間后，生成用于使IGBT11的柵極為高阻抗?fàn)顟B(tài)的控制信號，從控制信號輸出端子HiZ_OUT送出。該規(guī)定時間是從輸出端子Do的輸出信號的上升時的規(guī)定時間，例如，是至電平移動電路13的輸出即IGBT11的柵極端子的柵極電位成為高電平，輸出信號固定于高電平的時間。關(guān)于控制信號輸出電路70的具體結(jié)構(gòu)在后面敘述。
輸出端子Do與圖25所示的掃描·維持電極911相連接，與放電單元相連接。
以下說明圖14所示的第二實施方式的顯示裝置驅(qū)動電路的動作。
圖15是表示第二實施方式的顯示裝置驅(qū)動電路的動作的時序圖。
輸入信號與時鐘同步成為高電平時(圖中t3)，控制信號輸出電路70輸出低電平的控制信號。此時的輸入信號被逆變器14h所反轉(zhuǎn)，電平移動電路13的NMOS13c的柵極信號成為低電平，NMOS13c斷開。而且，NOR電路14g的輸出成為高電平，由于它成為NMOS13d的柵極信號，所以NMOS13d接通。這樣PMOS13a接通，PMOS13b斷開。由此，電平移動電路13的輸出上升到VDH(100V)。由于它成為IGBT11的柵極信號，所以IGBT11接通。另一方面，輸入信號為高電平時，IGBT12的柵極信號通過逆變器14i、14j與緩沖電路14f成為低電平，IGBT12斷開。通過以上的動作，輸出信號的電平上升為VDH。在該輸出信號的上升中，第二實施方式的顯示裝置驅(qū)動電路中的控制信號輸出電路70，在經(jīng)過規(guī)定的延遲時間tda后，生成用于使IGBT11的柵極為高阻抗?fàn)顟B(tài)的控制信號，從控制信號輸出端子HiZ_OUT送出。具體地，如圖15所示，在經(jīng)過IGBT11的柵極信號上升到VDH的時間，例如200ns之后，使控制信號為高電平。由此，NOR電路14g的輸出成為低電平，電平移動電路13的NMOS13d的柵極信號成為低電平而斷開。此時由于來自輸入端子IN的輸入信號是高電平，所以NMOS13c也斷開。這樣，IGBT11的柵極信號成為高阻抗電平(HiZ)。在高阻抗?fàn)顟B(tài)期間，由電平移動電路13的各自元件的容量保持該電平，使輸出的IGBT11接通并持續(xù)。
接著，在來自輸入端子IN的輸入信號與時鐘信號同步成為低電平時(圖中的t4)，控制信號也成為低電平，輸入信號由逆變器14h所反轉(zhuǎn)。由此，電平移動電路13的NMOS13c的柵極信號成為高電平而接通。另一方面，由于NOR電路14g的輸出為低電平，NMOS13d的柵極信號保持低電平，NMOS13d持續(xù)為斷開。而且，PMOS13a斷開、PMOS13b接通。由此，從電平移動電路13輸出低電平的信號，由于成為IGBT11的柵極信號，所以IGBT11斷開。而且，輸入信號為低電平時，IGBT12的柵極信號通過逆變器14i、14j與緩沖電路14f成為高電平，IGBT12接通，輸出信號下降到0V。還有，此時雖然控制信號也是在經(jīng)過延遲時間tda后成為高電平，但輸入信號為低電平，所以NOR電路14g的輸出(NMOS13d的柵極信號)不發(fā)生變化，維持為低電平。
進行這樣動作的輸出段電路10a，如后述的圖16所示，配置于每一個PDP的掃描·維持電極。根據(jù)圖14所示的顯示裝置驅(qū)動電路，在多個輸出段電路10a之間即使發(fā)生輸出端子Do的短路，由于VDH輸出時IGBT11的柵極信號成為高阻抗電平(HiZ level)，所以IGBT11的柵極電位會受到輸出端子Do的影響，電位下降，IGBT11斷開。由此，輸出端子Do成為高阻抗?fàn)顟B(tài)，能夠防止過電流的生成，防止IGBT11、12元件的破壞。
接著，對第二實施方式詳細說明。
圖16是第二實施方式的顯示裝置驅(qū)動電路的詳細電路圖。
顯示裝置驅(qū)動電路100c，具有多位數(shù)量(例如64位)的輸出段電路10a-1、10a-2、10a-3、……10a-n，與此相對應(yīng)，具有將由端子DATA輸入控制圖25所示的掃描·維持電極911的串行信號，與端子CLK中輸入的時鐘信號同步變換為并行信號的移位寄存器30-1、30-2、30-3、……30-n，與從移位寄存器30-1、30-2、30-3、……30-n將逐位傳送的信號送出到輸出段電路10a-1、10a-2、10a-3、……10a-n的數(shù)據(jù)選擇器40-1、40-2、40-3、……40-n。還有，連接于數(shù)據(jù)選擇器40-1、40-2、40-3、……40-n的端子SH中，輸入全部的掃描·維持電極911為高電平時的全輸出高電平固定信號，端子SL中，輸入全部的掃描·維持電極911為低電平時的全輸出低電平固定信號。控制信號輸出電路70在所有位的輸出段電路10a-1、10a-2、10a-3、……10a-n中共用地僅有一個。
輸出段電路10a-1、10a-2、10a-3、……10a-n具有與圖14所示的輸出段電路10a同樣的結(jié)構(gòu)。
圖17是控制信號輸出電路的電路圖。
控制信號輸出電路70由延遲電路71與NAND電路72所構(gòu)成。
延遲電路71由奇數(shù)個串聯(lián)連接的逆變器71a、71b、71c所構(gòu)成。這里表示的是3個逆變器71a、71b、71c串聯(lián)連接的情況，但為了調(diào)整圖15所示的延遲時間，也可以適當(dāng)?shù)馗淖冊亩螖?shù)。由延遲電路71的延遲時間tda，是輸出信號固定為高電平或低電平的時間，例如約為200ns。
NAND電路72取時鐘信號輸入端子CLK_IN輸入的時鐘信號與將其由延遲電路71延遲后的信號的NAND邏輯，作為控制信號從控制信號輸出端子HiZ_OUT送出。
對上述控制信號輸出電路70的動作加以說明。
圖18是說明控制信號輸出電路動作的時序圖。
在該圖中，表示輸入到時鐘信號輸入端子CLK_IN的時鐘信號、從控制信號輸出端子HiZ_OUT取出的作為控制信號輸出電路70的輸出的控制信號的電壓波形。
輸入時鐘信號時，控制信號上升，延遲電路71的延遲時間tda分成為低電平(圖中為GND(0V))。經(jīng)過了延遲時間tda后，控制信號回到高電平。
對于其它的結(jié)構(gòu)，與第一實施方式的顯示裝置驅(qū)動電路100a具有同樣的結(jié)構(gòu)。
在以上的顯示裝置驅(qū)動電路100c中，輸出端子Do1、Do2、……Don不發(fā)生短路、進行正常動作情況下的輸出波形如圖6所示。
例如，在輸出端子Do2、Do3短路的情況下，第二實施方式的顯示裝置驅(qū)動電路100c的動作如下。
圖19是表示輸出端子短路時第二實施方式中顯示裝置驅(qū)動電路的Do2、Do3的輸出波形的圖。
在第二實施方式中顯示裝置驅(qū)動電路100c中，時鐘信號輸入后，經(jīng)過了由控制信號輸出電路70(參照圖17)所設(shè)定的延遲時間tda時，輸出段電路10a-1～10a-n中全部輸入高電平控制信號。由此，輸出段電路10a-1～10a-n的電平移動電路13中NMOS13d斷開，IGBT11的柵極信號成為高阻抗電平。在發(fā)生短路時，由于柵極電位受到輸出端子Do的電位的影響，所以電位下降，IGBT11斷開。
一般地，連接于高電壓電源端子VDH的IGBT11，由于其驅(qū)動能力是連接于基準(zhǔn)電源端子GND的IGBT12的3倍以上，所以在現(xiàn)有的顯示裝置驅(qū)動電路中，輸出端子間發(fā)生短路時輸出電平接近0V。此時，IGBT11中持續(xù)流過驅(qū)動能力充足的大電流。由此時的發(fā)熱引起IGBT11的破壞，由IGBT11的破壞使IGBT12也破壞。
另一方面，在第二實施方式中顯示裝置驅(qū)動電路100c中，IGBT11為接通之后，如果經(jīng)過了200ns左右，由于電平移動電路13的NMOS13d為斷開，所以電平移動電路13的輸出成為HiZ高阻電平。此時如果發(fā)生了輸出短路，則由于IGBT11的柵極電位受到輸出端子Do的電位的影響，所以電位下降，IGBT11斷開。由此，如圖19，輸出成為高阻抗電平狀態(tài)，能夠防止短路時的IGBT11、12元件破壞。
IGBT11，如果是在200ns左右的延遲時間tda間即使發(fā)生短路也不破壞的元件，則即使是在動作頻率遲緩的情況下也不會由短路引起破壞。
如以上的說明，在輸出端子Do1～Don短路的情況下，利用第二實施方式中顯示裝置驅(qū)動電路100c，也能夠使元件的電流密度不下降，防止IGBT元件的破壞。由此，能夠不增大面積地設(shè)計PDP的顯示裝置驅(qū)動電路。
接著，說明第三實施方式的顯示裝置驅(qū)動電路。
第三實施方式的顯示裝置驅(qū)動電路，具有由控制信號使輸出端子Do成為不受輸入信號影響的高阻抗?fàn)顟B(tài)的輸出段電路。
圖20是第三實施方式的顯示裝置驅(qū)動電路的輸出段電路的電路圖。
第三實施方式的顯示裝置驅(qū)動電路的輸出段電路10b具有IGBT11、12，電平移動電路13，以及邏輯電路部14-3。
由于電平移動電路13的電路結(jié)構(gòu)與第一實施方式的顯示裝置驅(qū)動電路同樣，所以都賦予同樣的符號，其說明予以省略。
邏輯電路部14-3與第一、第二實施方式的邏輯電路部14-1、14-2不同，是由3個NOR電路14k、14l、14m所構(gòu)成。
NOR電路14k是一方的輸入端子連接于輸入端子IN，另一方的輸入端子連接于控制信號輸入端子HiZ_IN。而且，輸出端子與電平移動電路13的NMOS13c的柵極端子及NOR電路14l的一方的輸入端子相連接。
NOR電路14l的另一方的輸入端子與控制信號輸入端子HiZ_IN相連接。輸出端子與電平移動電路13的NMOS13d的柵極端子相連接。
NOR電路14m的一方的輸入端子連接于輸入端子IN，另一方的輸入端子連接于控制信號輸入端子HiZ_IN，輸出端子連接于IGBT12的柵極端子。
對于其它的結(jié)構(gòu)，由于與圖14所示的第二實施方式的顯示裝置驅(qū)動電路10a具有同樣的結(jié)構(gòu)，所以其說明予以省略。
以下對圖20所示的第三實施方式的顯示裝置驅(qū)動電路的動作加以說明。
圖21是表示第三實施方式的顯示裝置驅(qū)動電路的動作的時序圖。
在通常的動作(控制信號為低電平)中，輸出端子Do的輸出信號也與來自輸入端子IN的信號相應(yīng)而變化。在圖21的例中，輸入信號為高電平時，NOR電路14k的輸出成為低電平，由于它成為電平移動電路13的NMOS13c的柵極信號，所以NMOS13c斷開。另一方面，NOR電路14l的輸出成為高電平，由于它成為電平移動電路13的NMOS13d的柵極信號，所以NMOS13d接通。由此PMOS13a接通、PMOS13b斷開，IGBT11的柵極信號為VDH，IGBT11接通，IGBT11的輸出信號也上升為VDH。另一方面，NOR電路14m的輸出信號成為低電平，由于它成為IGBT12的柵極信號，所以IGBT12斷開。由以上的動作，輸出端子Do的輸出信號上升為VDH。
輸入信號為低電平時，NOR電路14k的輸出成為高電平，由于它成為電平移動電路13的NMOS13c的柵極信號，所以NMOS13c接通。另一方面，NOR電路14l的輸出成為低電平，由于它成為電平移動電路13的NMOS13d的柵極信號，所以NMOS13d斷開。由此PMOS13a斷開、PMOS13b接通，IGBT11的柵極信號下降為低電平(GND)，IGBT11斷開，IGBT11的輸出信號也下降。另一方面，NOR電路14m的輸出信號成為高電平，由于它成為IGBT12的柵極信號，所以IGBT12接通。由以上的動作，輸出端子Do的輸出信號下降為GND。
在某一時刻t5，從控制信號輸入端子HiZ_IN輸入高電平的控制信號時，NOR電路14k、14l、14m的輸出全部成為低電平。由此，電平移動電路13的NMOS13c、13d的柵極信號成為低電平，兩者接通，由于IGBT12的柵極信號也成為低電平，所以IGBT12斷開。IGBT11的柵極信號成為高阻抗(HiZ)電平，IGBT11的輸出信號與輸出端子Do的輸出信號同時成為高阻抗?fàn)顟B(tài)。
然而，PDP的顯示裝置驅(qū)動電路的動作，雖然如圖11所示可以分為地址放電期間與放電維持期間，但在地址放電期間輸出端子Do之間短路時，由于有鄰接的位的電位不同的情況，所以有產(chǎn)生IGBT元件破壞的可能性。由此，與第二實施方式同樣，在經(jīng)過了時鐘信號上升、輸出端子Do的輸出信號固定為高電平或低電平的時間，例如200ns之后，通過使控制信號為高電平、使輸出端子Do為高阻抗?fàn)顟B(tài)，能夠防止端子間的短路。因此，在第三實施方式的顯示裝置驅(qū)動電路中，也可以利用第二實施方式的顯示裝置驅(qū)動電路100c中所使用的控制信號輸出電路70，將控制信號輸入到輸出段電路10b。這種情況下的顯示裝置驅(qū)動電路的電路結(jié)構(gòu)，除了輸出段電路10b之外，與圖16所示的第二實施方式的顯示裝置驅(qū)動電路100c具有相同的結(jié)構(gòu)。
以下，對使用從圖17所示的控制信號輸出電路70輸入的控制信號時的第三實施方式的顯示裝置驅(qū)動電路的動作加以說明。
圖22是表示第三實施方式的顯示裝置驅(qū)動電路的動作的時序圖。
輸入信號與時鐘信號同步成為高電平時(圖中的t6)，控制信號成為低電平。此時NOR電路14k的輸出成為低電平，電平移動電路13的NMOS13c的柵極信號成為低電平，NMOS13c斷開。而且，NOR電路14l的輸出成為高電平，由于它成為NMOS13d的柵極信號，所以NMOS13d接通。而且PMOS13a接通、PMOS13b斷開。由此，電平移動電路13的輸出上升到VDH(100V)。由于它成為IGBT11的柵極信號，所以IGBT11接通。另一方面，輸入信號為高電平時，NOR電路14m的輸出為低電平，由于它成為IGBT12的柵極信號，所以IGBT12斷開。由以上的動作，使輸出信號的電平上升到VDH。在該輸出信號上升時，控制信號輸出電路70，在經(jīng)過了IGBT11的柵極信號上升到VDH的時間，例如200ns之后，使控制信號為高電平。由此，NOR電路14l的輸出成為低電平，電平移動電路13的NMOS13d的柵極信號成為低電平并斷開。此時由于NMOS13c也斷開，所以IGBT11的柵極信號成為高阻抗?fàn)顟B(tài)(HiZ(VDH))。在高阻抗?fàn)顟B(tài)期間，由電平移動電路13的各自的元件的容量保持其電平，使輸出的IGBT11持續(xù)為接通。
接著，來自輸入端子IN的輸入信號與時鐘信號同步成為低電平時(圖中的t7)，控制信號也成為低電平。此時由于NOR電路14k的輸出成為高電平，所以電平移動電路13的NMOS13c的柵極信號成為高電平而接通。另一方面，由于NOR電路14l的輸出成為低電平，所以NMOS13d的柵極信號維持為低電平，NMOS13d繼續(xù)斷開。而且PMOS13a斷開、PMOS13b接通。由此，從電平移動電路13輸出低電平的信號，由于成為IGBT11的柵極信號，所以IGBT11斷開。而且，在輸入信號為低電平時，NOR電路14m的輸出成為高電平，由于成為IGBT12的柵極信號，所以IGBT12接通，輸出信號下降到0V?？刂菩盘栐诮?jīng)過延遲時間tda后成為高電平時，NOR電路14k的輸出成為低電平，由于它成為NMOS13c的柵極信號，所以NMOS13c斷開。而且，由于NOR電路14l的輸出(NMOS13d的柵極信號)維持為低電平，所以NMOS13d斷開。由此，IGBT11的柵極信號成為高阻抗?fàn)顟B(tài)(HiZ(GND))。而且，由于NOR電路14m的輸出為低電平，又由于它成為IGBT12的柵極電位，所以IGBT12斷開。由以上的動作，使IGBT11、12雙方斷開，輸出端子Do的輸出信號為高阻抗?fàn)顟B(tài)。
這樣，在經(jīng)過了輸出信號與時鐘信號同步固定為高電平或低電平的時間(在上述中為200ns左右)以上時，由于使控制信號為高電平，輸出端子Do為高阻抗?fàn)顟B(tài)，所以能夠防止由端子間短路時(參照圖19)的過電流所引起的IGBT11、12的元件的破壞。
還有，這里雖然是對地址放電期間的防止因短路造成元件破壞而進行的說明，但即使是在圖11所示的放電維持期間，也能夠適宜地使控制信號為高電平，輸出端子Do為高阻抗?fàn)顟B(tài)，防止因端子間短路造成的元件破壞。
而且，與第一實施方式同樣，由于IGBT12也可以由控制信號而斷開，所以在輸出端子Do與電源VDH短路的情況下，也能夠防止IGBT11、12的元件的破壞。
如以上的說明，根據(jù)第三實施方式的顯示裝置驅(qū)動電路，也能夠在輸出端子Do1～Don短路的情況下使元件的電流密度不下降，防止IGBT元件的破壞。由此，能夠不增大PDP的顯示裝置驅(qū)動電路的面積而設(shè)計PDP的顯示裝置驅(qū)動電路。
接著，對第四實施方式的顯示裝置驅(qū)動電路加以說明。
第四實施方式的顯示裝置驅(qū)動電路，具有由控制信號使IGBT11、12斷開，使輸出端子Do為高阻抗?fàn)顟B(tài)的輸出段電路。
圖23是第四實施方式的顯示裝置驅(qū)動電路的輸出段電路的電路圖。
輸出段電路10c具有IGBT11、12，電平移動電路13，邏輯電路部14-4，以及二極管17。
電平移動電路13的電路結(jié)構(gòu)，由于與第一實施方式的顯示裝置驅(qū)動電路相同，所以都賦予同樣的符號，其說明予以省略。
邏輯電路部14-4與第一至第三實施方式的邏輯電路部14-1、14-2、14-3不同，是由兩個NOT電路14o、14q、一個NOR電路14n、以及一個NAND電路14p所構(gòu)成。
NOT電路14q的輸入端子與控制信號輸入端子HiZ_IN相連接，輸出端子與NAND電路14p的一方的輸入端子相連接。
NAND電路14p的另一方的輸入端子與輸入端子IN相連接，輸出端子與電平移動電路13的NMOS13c的柵極端子及NOT電路14o的輸入端子相連接。
NOT電路14o的輸出端子與電平移動電路13的NMOS13d的柵極端子相連接。
NOR電路14n的一方的輸入端子與輸入端子IN相連接，另一方的輸入端子與控制信號輸入端子HiZ_IN相連接，輸出端子與IGBT12的柵極端子相連接。
二極管17連接于IGBT11的發(fā)射極與端子Do之間。
對于其它的結(jié)構(gòu)，由于與圖14所示的第二實施方式的輸出段電路10a同樣，所以其說明予以省略。
以下，對使用從圖17所示的控制信號輸出電路70所輸入的控制信號的第四實施方式的顯示裝置驅(qū)動電路的動作加以說明。
圖24是表示第四實施方式的顯示裝置驅(qū)動電路的動作的時序圖。
輸入信號與時鐘信號同步成為低電平時(圖中的t8)，控制信號成為低電平。此時由于NAND電路14p的輸出成為低電平，所以電平移動電路13的NMOS13c的柵極信號成為低電平，NMOS13c斷開。而且，NOT電路14o的輸出成為高電平，由于它成為NMOS13d的柵極信號，所以NMOS13d接通。而且PMOS13a接通、PMOS13b斷開。由此，電平移動電路13的輸出上升到VDH(100V)。由于它成為IGBT11的柵極信號，所以IGBT11接通。另一方面，輸入信號為高電平時，NOR電路14n的輸出為低電平，由于它成為IGBT12的柵極信號，所以IGBT12斷開。由以上的動作，輸出信號的電平上升到VDH。在該輸出信號上升時，控制信號輸出電路70，在經(jīng)過了IGBT11的柵極信號上升到VDH的時間，例如200ns之后，使控制信號為高電平。由此，NOT電路14o的輸出成為低電平，電平移動電路13的NMOS13d的柵極信號成為低電平并斷開。此時由于NAND電路14p的輸出為高電平，NMOS13c接通，所以IGBT11的柵極信號成為低電平。這樣，使輸出的IGBT11斷開。
接著，從輸入端子IN中輸入的輸入信號與時鐘信號同步成為低電平時(圖中的t9)，控制信號也成為低電平。此時由于NAND電路14p的輸出成為高電平，所以電平移動電路13的NMOS13c的柵極信號成為高電平而接通。另一方面，由于NOT電路14o的輸出成為低電平，所以NMOS13d的柵極信號維持低電平，NMOS13d斷開。而且PMOS13a斷開、PMOS13b接通。由此，從電平移動電路13輸出低電平的信號，由于它成為IGBT11的柵極信號，所以IGBT11斷開。而且，輸入信號為低電平時，NOR電路14n的輸出為高電平，由于它成為IGBT12的柵極信號，所以IGBT12接通，輸出信號下降至0V。在控制信號經(jīng)過了延遲時間tda后成為高電平時，NAND電路14p的輸出維持高電平，NMOS13c接通。而且，由于NOT電路14o的輸出(NMOS13d的柵極信號)也維持低電平，所以NMOS13d斷開。由此，IGBT11的柵極信號成為低電平。而且，由于NOR電路14n的輸出為低電平，又由于它成為IGBT12的柵極電位，所以IGBT12斷開。由以上的動作，使IGBT11、12雙方斷開，輸出端子Do的輸出信號為高阻抗?fàn)顟B(tài)。這里，在沒有二極管17的情況下，輸出端子Do的電位受到IGBT11的柵極電位的影響，成為低電平，但是通過在IGBT11與IGBT12之間連接二極管17，能夠使輸出端子Do為高阻抗?fàn)顟B(tài)。
這樣，在經(jīng)過了輸出信號與時鐘信號同步固定為高電平或低電平的時間(在上述中為200ns左右)以上時，由于使控制信號為高電平，輸出端子Do為高阻抗?fàn)顟B(tài)，所以能夠防止由端子間短路時(參照圖19)的過電流所引起的IGBT11、12的元件破壞。
還有，這里雖然是對地址放電期間的短路進行的說明，但即使是在圖11所示的放電維持期間，也能夠適宜地使控制信號為高電平，輸出端子Do為高阻抗?fàn)顟B(tài)，防止端子間的短路。
如以上的說明，即使利用第四實施方式的顯示裝置驅(qū)動電路，也能夠在輸出端子Do1～Don短路的情況下，不降低元件的電流密度地防止元件的破壞。但是，如不限制IGBT11、12的電流容量而形成二極管17，會使二極管17的器件尺寸增大，增大輸出段電路的面積。此時，與如第一實施方式那樣為了在長時間短路的情況下不發(fā)生元件破壞而降低IGBT11、12的電流密度并增大IGBT11、12的元件面積的情況相比，IGBT11、12的元件面積小、可減小輸出段電路的面積，但與第二、第三實施方式相比由于有二極管17，輸出段電路仍然變大。
還有，在第一至第四的實施方式的顯示裝置驅(qū)動電路說明中，是使用IGBT11、12作為輸出段的開關(guān)，但也可以使用MOSFET等具有絕緣柵極的元件。
而且，在上述中說明的電壓值等數(shù)值僅是一例，并非限定于該值。
而且，以上雖然是對PDP的驅(qū)動電路進行的說明，但也可以適用于液晶顯示器面板或EL顯示器等其他的平板顯示器的驅(qū)動電路。
本發(fā)明可以適用于平板顯示器的驅(qū)動裝置。
權(quán)利要求
1.一種顯示裝置的驅(qū)動電路，驅(qū)動平板顯示器，其特征在于，包括輸出段電路，其中，該輸出段電路具有電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管、以及連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管，對應(yīng)于與時鐘信號同步輸入的輸入信號使所述第一或第二晶體管的一方接通，從所述輸出端子輸出輸出信號；和計時電路，其檢測所述時鐘信號的輸入，在即使經(jīng)過了規(guī)定時間也不輸入下一個時鐘信號時，向所述輸出段電路發(fā)送用于使所述第一及所述第二晶體管兩者斷開的控制信號，所述輸出段電路根據(jù)所述控制信號使所述第一及所述第二晶體管兩者斷開。
2.根據(jù)權(quán)利要求1所述的顯示裝置的驅(qū)動電路，其特征在于具有多位數(shù)量的所述輸出段電路，對所有位的所述輸出段電路僅有一個共用的所述計時電路。
3.根據(jù)權(quán)利要求1所述的顯示裝置的驅(qū)動電路，其特征在于在所述控制信號的輸出后輸入所述時鐘信號時，根據(jù)所述輸入信號使所述第一或所述第二晶體管的一方接通。
4.根據(jù)權(quán)利要求1所述的顯示裝置的驅(qū)動電路，其特征在于所述平板顯示器是等離子體顯示器面板，所述規(guī)定時間比所述等離子體顯示器面板的地址放電期間長，比所述第一或所述第二晶體管的短路容忍量短。
5.根據(jù)權(quán)利要求1所述的顯示裝置的驅(qū)動電路，其特征在于所述計時電路進而檢測出全輸出高電平固定信號或全輸出低電平固定信號的輸入，在所述時鐘信號、所述全輸出高電平固定信號或全輸出低電平固定信號不在所述規(guī)定時間動作的情況下，將所述控制信號輸出。
6.根據(jù)權(quán)利要求5所述的顯示裝置的驅(qū)動電路，其特征在于所述平板顯示器是等離子體顯示器面板，所述規(guī)定時間比所述等離子體顯示器面板的放電維持期間長，比所述第一或所述第二晶體管的短路容忍量短。
7.一種顯示裝置的驅(qū)動電路，驅(qū)動平板顯示器，其特征在于，包括輸出段電路，其中，該輸出段電路具有電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管、以及連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管，對應(yīng)于與時鐘信號同步輸入的輸入信號使所述第一或第二晶體管的一方接通，從所述輸出端子輸出輸出信號；和控制信號輸出電路，該控制信號輸出電路在所述時鐘信號的輸入檢測后經(jīng)過規(guī)定的時間后，向所述輸出段電路發(fā)送用于使所述第一及所述第二晶體管兩者斷開的控制信號，所述輸出段電路根據(jù)所述控制信號使所述第一及所述第二晶體管兩者斷開。
8.一種顯示裝置的驅(qū)動電路，驅(qū)動平板顯示器，其特征在于，包括輸出段電路，其中，該輸出段電路具有電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管、以及連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管，對應(yīng)于與時鐘信號同步輸入的輸入信號使所述第一或所述第二晶體管的一方接通，從所述輸出端子輸出輸出信號；和控制信號輸出電路，該控制信號輸出電路在所述時鐘信號的輸入檢測后經(jīng)過規(guī)定的時間后，將使所述第一晶體管的柵極為高阻抗?fàn)顟B(tài)的控制信號發(fā)送到所述輸出段電路。
9.根據(jù)權(quán)利要求8所述的顯示裝置的驅(qū)動電路，其特征在于所述輸出段電路配置具有決定所述柵極電位的第三及第四晶體管的電平移動電路，所述第三或所述第四晶體管的一方是根據(jù)所述控制信號而控制的。
10.根據(jù)權(quán)利要求9所述的顯示裝置的驅(qū)動電路，其特征在于通過由所述輸入信號及所述控制信號使所述第三及所述第四晶體管同時斷開，使所述柵極為所述高阻抗?fàn)顟B(tài)。
11.根據(jù)權(quán)利要求8所述的顯示裝置的驅(qū)動電路，其特征在于所述規(guī)定時間是所述柵極電位變?yōu)楦唠娖蕉襾碜运鲚敵龆俗拥乃鲚敵鲂盘柟潭楦唠娖降臅r間。
12.根據(jù)權(quán)利要求8所述的顯示裝置的驅(qū)動電路，其特征在于具有多位數(shù)量的所述輸出段電路，對所有位的所述輸出段電路僅有一個共用的所述控制信號輸出電路。
13.根據(jù)權(quán)利要求8所述的顯示裝置的驅(qū)動電路，其特征在于所述輸出段電路根據(jù)所述控制信號使所述第二晶體管斷開。
14.一種顯示裝置的驅(qū)動電路，驅(qū)動平板顯示器，其特征在于，包括電氣連接于輸出端子與供給高電壓的高電壓電源端子之間的第一晶體管；連接于所述輸出端子與基準(zhǔn)電源端子之間的第二晶體管；和具有根據(jù)與時鐘信號同步輸入的輸入信號而決定所述第一晶體管的柵極電位的第三及第四晶體管的電平移動電路，在進而輸入使所述柵極為高阻抗?fàn)顟B(tài)的控制信號時，所述電平移動電路與所述輸入信號無關(guān)地使所述第三及所述第四晶體管同時斷開。
15.根據(jù)權(quán)利要求14所述的顯示裝置的驅(qū)動電路，其特征在于所述控制信號輸入時，使所述第二晶體管斷開，使所述輸入端子成為高阻抗?fàn)顟B(tài)。
16.根據(jù)權(quán)利要求14所述的顯示裝置的驅(qū)動電路，其特征在于所述控制信號在經(jīng)過了規(guī)定時間之后輸入，在該規(guī)定時間期間來自所述輸出端子的輸出信號固定于高電平或低電平。
17.根據(jù)權(quán)利要求1～16中任一項所述的顯示裝置的驅(qū)動電路，其特征在于所述第一或第二晶體管是IGBT。
全文摘要
本發(fā)明涉及一種顯示裝置的驅(qū)動電路，在即使經(jīng)過了規(guī)定時間但未輸入下一個時鐘信號時，計時電路(20)向顯示裝置的驅(qū)動電路的輸出段電路(10)發(fā)送使IGBT(11、12)兩者斷開的控制信號，輸出段電路(10)使IGBT(11、12)兩者斷開。由此輸出端子(Do)成為高阻抗?fàn)顟B(tài)，防止IGBT(11、12)中流過過電流。能夠防止平板顯示器的顯示裝置驅(qū)動電路的輸出端子短路時由過電流引起的元件的破壞。
文檔編號G09G3/296GK1664897SQ200510052920
公開日2005年9月7日 申請日期2005年2月28日 優(yōu)先權(quán)日2004年3月4日
發(fā)明者小林英登, 多田元, 重田善弘, 島袋浩 申請人:富士電機電子設(shè)備技術(shù)株式會社